[发明专利]反向偏压下栅极-源极泄漏降低的自对准半导体装置及制作方法

说明书

相关申请的交叉参考

本申请要求之前2010年05月25日提交的临时美国专利申请序列61/347928号的权利，在此通过引用将其全部内容并入。

此处所用的章节标题仅用于组织目的，并且不应当被解释为以任何方式限制本发明描述的对象。

背景

技术领域

本申请涉及半导体装置和制造装置的方法，特别是，涉及宽带隙(wide band-gap)半导体装置，如反向偏压下栅极-源极泄漏降低的碳化硅SiC垂直沟道结型场效应晶体管。

背景技术

迄今为止，垂直沟道碳化硅结型场效应晶体管已被作为具有垂直或接近垂直的侧壁[1，2]的装置提出。但是，在具有垂直或接近垂直的侧壁的装置中，难以使用离子植入(ion implantation)实现均匀的p⁺侧壁掺杂。特别是，正常的入射离子植入会导致具有低掺杂浓度的非均匀的掺杂的侧壁。

使用成角度的离子植入掺杂侧壁已有公开[1，3]。但是，即使采用这种方法，也很难实现具有均匀的沟道宽度(w_ch)的理想化的结构。特别是，使用成角度的植入仍然会导致在沟槽底部附近的较重掺杂和沿侧壁的非均匀掺杂从而降低装置的性能。此外，为确保两个侧壁上类似的掺杂，在植入过程中晶片必须旋转。但是，对于SiC，离子植入需要不同的能量的多个植入。因此，涉及晶片旋转和成角度的植入的过程会显著地增加制造工艺的复杂性和成本。

因此，仍然存在对制造半导体装置如具有更均匀的和良好控制的沟道宽度的垂直JFET的改进的方法的需要。

发明内容

提供了一种半导体装置，包括：

第一导电类型的半导体材料的基材层；

位于基材层的上表面上的第一导电类型的半导体材料的沟道层，所述沟道层包括下表面和一个或多个凸起区，所述一个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材层的上表面形成至少5°的角度，其中所述—个或多个凸起区包括第一导电类型的半导体材料的内部部分和不同于第一导电类型的第二导电类型的半导体材料的外部部分，其中，所述外部部分与第一侧壁、第二侧壁相邻；

第二导电类型的半导体材料的栅极区，其位于与相邻的凸起区的外部部分相邻并与该外部部分邻接的沟道层的下表面中；和

第一导电类型的半导体材料的源极层，其位于一个或多个凸起区的上表面上；

其中，所述凸起区的外部部分从源极层抵消，使得凸起区的外部部分不接触源极层。

还提供了一种方法，包括：

选择性地将离子植入第一导电类型的半导体材料的沟道层中以形成与第一导电类型不同的第二导电类型的半导体材料的植入的栅极区，其中，所述沟道层位于基材层的上表面上，且其中，所述沟道层包括下表面和一个或多个凸起区，所述一个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材的上表面形成至少5°的角度，其中，第一导电类型的半导体材料的源极区位于一个或多个凸起区的上表面上，源极区包括与第一侧壁、第二侧壁相邻的侧表面和上表面，且植入掩模位于源极区的上表面上，其中，植入的栅极区形成在侧壁中和沟道层的下表面中，且其中，植入的栅极区从凸起区的上表面抵消；和

去除植入物的掩模；

其中，侧壁上的植入的栅极区从源极层抵消，使得侧壁上的植入的栅极区不接触源极层。

这里将阐述本发明的这些和其它特征。

附图说明

熟练的技术人员会明白，下面描述的附图仅供说明之用。附图并不旨在以任何方式限制本发明的范围。

图1A是具有倾斜的侧壁的垂直结型场效应晶体管的示意图，其中，n+源极区被n，n-，p-或p区从p+植入的栅极区抵消0.5μm或更少。

图1B示出作为用于SIT装置的源电极和电源VJFET(vertical Junction Field Effect Transistor)装置之间的距离的函数的导带能量。

图1C是示出制造具有倾斜的侧壁的VJFET装置的方法的示意图。

图1D是示出在根据图1C中所示的方法制造的装置的p+/n+栅极-源极结处的剩余晶格植入损伤的示意图。

图1E是示出根据图1C中所示的方法使用零度植入制造装置中的p+/n+的栅极-源极结的最小化的示意图。

图2是示出使用共形掩膜层制造图1A所示的装置的方法的示意图。