[发明专利]总线控制装置以及向总线控制装置输出指示的控制装置

说明书

技术领域

本发明涉及用于在具备被网络化的通信总线的半导体芯片中进行通信总线的控制的装置、方法以及程序。

背景技术

近年来，伴随着SoC(System on Chip)或处理器的高功能化，取代通常的通信总线，关注着作为网络型总线的NoC(Network on Chip)。在NoC中，可以相互连接多个总线主控器(master)或存储器。

例如，图1(a)以及(b)表示NoC总线的一部分结构。图1(a)是表示硬件连接结构例的图，图1(b)表示其示意图。图1(a)以及(b)示出：设置在芯片10上的总线主控器1a～1c分别经由总线控制装置(R)2而与总线3连接。其中，以下的本申请附图的NoC总线以图1(b)所示的示意图进行描述。

图2表示以2维网格(mesh)型结合了总线主控器的NoC总线的结构例。针对每个微型处理器或DSP、存储器、输入输出电路等总线主控器，配置进行数据传送路径的控制的中继节点R，以短布线连接(link)中继节点R之间。在本申请说明书中，中继节点R也被称作中继装置或总线控制装置。

在这种构成中，存在多个用于从发送源的总线主控器向接收目的地的总线主控器进行数据传送的通信路径。例如，图3表示从发送源到发送目的地为止的3条路径(1)～(3)。

与总线的负荷状况相匹配地从多个选择候选路径之中选择最佳路径，从而传送数据有效地分散在芯片整体中，能够预料总线的平均利用效率的提高。因而，总线整体的吞吐量(throughput)得以提高，可以降低设计时或工作时的总线的工作频率，能够降低芯片的功耗。另外，由于总线主控器之间的数据传送用的等待时间(延迟时间)得以改善，因而能够最大限度地提升总线主控器的性能(performance)，也涉及芯片整体的处理能力的提高。

在专利文献1中公开了与总线的状态相匹配地在相互连接总线主控器的总线上选择多个数据传送路径的方法。根据专利文献1的技术，从发送源的总线主控器到接收目的地的总线主控器，以帧为单位对传送对象的数据进行传送。在接收目的地正常地接收了帧的情况下，返回应答(acknowledge)数据，否则不返回应答数据。发送源的总线主控器根据没有返回应答数据来检测帧传送的不良情况，并通过选择其他发送路径来再次发送帧，从而继续进行通信。在接收到的帧的头部(header)中检测到错误的情况下，因为在接收目的地的总线主控器中帧被废弃，所以在发送源的总线主控器中不会接收应答数据。另外，在利用中的数据传送路径中，帧的传送延迟会变大，在规定时间内帧仍未到达接收目的地的情况下，在规定时间内也无法接收应答数据，从而发生路径的切换。与数据传送路径的状态相匹配地动态地切换路径，从而可以利用传送延迟和错误少的路径进行通信。

现有技术文献

专利文献

专利文献1：日本发明第3816531号说明书

发明内容

(发明所要解决的技术问题)

在采用作为现有技术的多个路径控制技术的情况下，发送源的总线主控器通过检测传送延迟时间的恶化来判定为有必要切换数据传送路径，以本身的数据传送状态最优的方式进行路径的选择(利己的路径选择)。换言之，发送源的总线主控器想要通过将使用路径从高负荷的路径切换为低负荷的路径来改善传送延迟时间。

然而，在存在独立工作的多个总线主控器这样的一般NoC中，即便各总线主控器采用现有方法进行路径切换，也未必能达成数据传送性能的改善。其理由在于，独立工作的多个总线主控器想要彼此争夺来选择最优路径，所以会发生数据传送路径以及链路资源的争夺，在几个链路中会集中来自多个发送源的传送数据。其结果，在各路径间流动的传送数据流量的偏差会扩大。

由于该传送数据流量的偏差所引起的传送延迟时间的恶化，使得各总线主控器反复进行路径的再次选择，因而路径切换所需的延迟时间会增大。另外，数据传送所需的等待时间也会增大，由此各总线主控器的工作速度受到限制。例如，在进行处理器与存储器之间的数据传送时，与存储器访问等待时间对应的处理器的等待周期(weight cycle)数会增大，从而关系到处理性能的下降。另外，由于争夺而导致吞吐量下降，在总线上消耗的电力也会增加。这是因为，如果不提高总线的工作频率，则无法获得所期望的总线传送能力。若由构成总线的晶体管的功耗P表示总线的功耗，并设开关速率为α、电路的电容为C、电源电压为V、工作频率为f，则可由数学式1表示功耗P。

[数学式1]

P＝α·C·V²·f