[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置的布局，尤其涉及可有效兼顾半导体装置的微细化和高速化的技术。

背景技术

以往在半导体装置中，通过自由地对具有各种宽度和长度的晶体管进行配置布线，来实现具有期望的功能的各种电路单位。将该电路单位称作单元。并且，通过组合该单元来进行配置布线，从而实现大规模集成电路装置(LSI：Large Scale Integration)。

近几年，伴随着用于削减芯片成本的单元的小面积化，不仅要求减小在单元内配置的晶体管和布线的尺寸，而且还要求在单元内无浪费地配置晶体管和布线。其结果，特别是在触发电路或锁存电路等复杂的单元中，在布局上存在如下的问题。

图11是以小面积实现锁存电路单元的布局俯视图。在图11中，配置由形成了栅极布线Gn(n是整数，以下相同)及源极/漏极的活性区域Dn构成的晶体管Tn，在其上层形成用于连接这些晶体管Tn的金属布线Mn。用于供给各晶体管Tn的源极电位的供电用活性区域DV0～DV1及供电用金属布线MV0～MV1在单元的上下端延伸至附图的横向上。此外，形成有连接栅极布线Gn或者活性区域Dn与金属布线Mn的布线用插头Pn、及连接活性区域DV0～DV1与金属布线MV0～MV1的供电用插头PVn。为了抑制晶体管Tn的源极电位下降，通常以等间隔配置多个供电用插头PVn。即，供电用插头PVn的中心位于具有规定长度的间距S0的栅格线Ln上。由此，在上下左右相邻地配置多个以栅格的整数倍定义横向宽度的单元时，能够配置成使各单元的供电用插头彼此重叠，因此在不会彼此阻碍的情况下能够细密地配置供电用插头。

在此，在栅极布线Gn的电位与晶体管Tn的源极电位大不相同的情况下，在供电用活性区域DV0～DV1或者供电用金属布线MV0～MV1中产生的噪声影响栅极布线Gn，会引起晶体管的误动作。为了防止这种情况，布线用插头Pn与供电用插头PVn之间的间隔需要设为供电用插头PVn彼此之间的间隔以上。例如，在图11的情况下，需要分别增大布线用插头P14与供电用插头PV6、PV7之间的间隔、布线用插头P24与供电用插头PV10、PV11之间的间隔、布线用插头P15与供电用插头PV21、PV22之间的间隔、布线用插头P20与供电用插头PV23、PV24之间的间隔。此外，即使在栅极布线Gn的电位与晶体管Tn的源极电位相差并不是很大的情况下，由于设计规则和制造工艺的观点，需要使布线用插头Pn与供电用插头PVn之间的间隔增大某一程度。但是，为此需要使单元在上下方向上伸长，其结果会增大单元面积。

作为解决该问题的方法，在专利文献1中，省略了供电用插头PVn的一部分。例如，在图12的例子中，省略了图11中的供电用插头PV6、PV7、PV10、PV11、PV21～PV24。由此，维持单元的小面积布局的同时，能够充分增大布线用插头Pn与供电用插头PVn之间的间隔，能够使电路动作稳定。此外，供电用金属布线MV0～MV1的电阻通常比供电用活性区域DV0～DV1的电阻低，因此实质的源极电位下降是在直到离晶体管最近的供电用插头为止的供电用活性区域内产生。若该供电用活性区域较短，换言之，若晶体管与供电用插头靠近，则源极电位下降并不会成为问题。例如，通过配置供电用插头PV9，从而晶体管T12、T14的源极电位的降低不太会成为问题。

在先技术文献

专利文献

专利文献1：特开2010-067799号公报

发明内容

(发明想要解决的课题)

但是，例如，在上下方向上将单元彼此相邻配置的半导体装置的构成中，当应用了上述的专利文献1的方法时，会过多地省略供电用插头，因此有可能会显著地表现出晶体管的源极电位的降低。

图13表示在上下方向上相邻地配置了如图11的单元的半导体装置的构成中应用了专利文献1的方法的情况。在图13的构成中，在供电用活性区域DV0及供电用金属布线MV0中，省略了栅格线L6～L13上的供电用插头PV6～PV13的全部。由此，确实将布线用插头Pn与供电用插头PVn之间的间隔确保得较大，维持了半导体装置的动作稳定性。但是，对于一部分晶体管而言，由于供电用插头离得较远，源极电位会降低很多。例如，若关注晶体管T12、T14，则最近的供电用插头成为离得较远的PV5、PV14，因此源极电位降低很多。其结果，晶体管的电流驱动能力降低，以至于会产生导致半导体装置的动作速度的降低的问题。