[发明专利]改良堆迭缺陷率的非晶碳沉积方法

说明书

发明背景

技术领域

本发明的实施例关于集成电路的制造。更特别地，本发明的实施例关于用以在半导体衬底中图案化并蚀刻特征结构的材料及工艺。

相关技术描述

自从数十年前首次引进了集成电路，集成电路几何形态的尺寸已经显著地减小。从那时候起，集成电路一般遵循着两年/尺寸减半规则(通常称为摩尔定律)，所述规则意味着芯片上的器件数量每两年就会倍增。现今的制造设施可常规地生产具有亚-65nm甚至是亚-45nm的特征尺寸的器件，而未来的设施很快将生产具有甚至更小的特征尺寸的器件。

器件几何形态的持续减小已对在半导体衬底上形成相距纳米级距离的纳米级特征的方法产生需求。随着最小特征尺寸的减小，由于已达到现今光刻工艺中的光学分辨率极限的缘故，半导体工业正面临图案化亚-32nm的限制。已发展来减少衬底上的特征结构或器件之间的距离的一个方法包括硬掩模层的双重图案化(double patterning)，用来将图案转移至衬底内。

双重图案化的一个类型包括使用常规的光刻技术来印刷核心图案，随后将共形间隔物(conformal spacer)沉积在核心特征结构周围。在间隔物沉积之后，可应用多种方法使核心的图案密度达到双倍。

在双重图案化的一个型式中，选择多晶硅作为核心图案化材料。然而，多晶硅具有高表面粗糙度，所述高表面粗糙度在后续膜层的沉积之后会被装饰成更大尺寸的缺陷。若在32nm节点忽略的话，这些缺陷可潜在地造成光刻及图案化缺陷，所述缺陷典型地导致杀手级缺陷，如破损图案及桥接线路。此现象被称为“堆迭缺陷率(Stack Defectivity)”，且不限于多晶硅衬底。

因此，需要可在半导体衬底中图案化并蚀刻特征结构的材料及工艺，所述材料及工艺可最小化装饰效应(decoration effect)，从而显著减少堆迭缺陷率。

发明内容

本发明的实施例关于集成电路的制造。更特别地，本发明的实施例关于用以在半导体衬底中图案化并蚀刻特征结构的材料及工艺。在一个实施例中，提供一种形成复合非晶碳层以改良衬底上的堆迭缺陷率的方法。所述方法包含下列步骤：将烃源气体导入含有衬底的处理腔室；将稀释剂源气体导入处理腔室；将等离子体引发气体导入处理腔室；在处理腔室中产生等离子体；在衬底上形成非晶碳初始层，其中烃源气体的体积流速对稀释剂源气体的体积流速的比例为1：12或更低；以及在非晶碳初始层上形成主体非晶碳层，其中用来形成主体非晶碳层的烃源气体的体积流速对稀释剂源气体的体积流速的比例为1：6或更高，以形成复合非晶碳层。

在另一实施例中，提供一种形成器件的方法。所述方法包含下列步骤：藉由下列步骤在衬底上形成非晶碳初始层：提供气体混合物至含有衬底的处理腔室，其中气体混合物包含烃源气体、稀释剂源气体以及等离子体引发气体，其中烃源气体的体积流速对稀释剂源气体的体积流速的比例为1：12或更低；以及在处理腔室中产生等离子体，以分解气体混合物中的所述烃源气体，以在衬底上形成非晶碳初始层。主体非晶碳层形成在非晶碳初始层上，其中烃源气体以及稀释剂源气体被用来形成主体非晶碳层，其中，烃源气体的体积流速对稀释剂源气体的体积流速的比例为1：6或更高，以形成复合非晶碳层。在主体非晶碳层及非晶碳初始层的至少一区域中界定图案，并使用主体非晶碳层及非晶碳初始层作为掩模，将主体非晶碳层及非晶碳初始层的至少一区域中所界定的图案转移至衬底内。

在一个实施例中，所沉积的复合非晶碳层具有可调整的氢含量，氢含量范围从约10%的氢至约25%的氢，以及可调整的碳含量，碳含量范围从约75%至约90%的碳。在另一实施例中，所沉积的复合非晶碳层具有约17.5%的氢的可调整的氢含量，以及约82.5%的可调整的碳含量。在另一实施例中，所沉积的复合非晶碳层具有可调整的氢含量，氢含量范围从约10%的氢至约50%的氢，以及可调整的碳含量，碳含量范围从约50%至约90%的碳。在又一实施例中，所沉积的复合非晶碳层具有可调整的氢含量，氢含量范围从约25%的氢至约50%的氢，以及可调整的碳含量，碳含量范围从约50%的碳至约75%的碳。

附图简述

为使本发明的上述特征得以更详细被了解，已参照实施例而更具体说明以上所简述的发明，其中部分实施例绘示于附图中。然而，应注意的是，所述附图仅为说明本发明的典型实施例，而非用于限制本发明的范畴，本发明亦允许其它等效实施例。

图1为衬底处理系统的示意图，所述衬底处理系统可用来进行根据本文所述的实施例的非晶碳层沉积；