[发明专利]多管芯封装件内的基于规则的半导体管芯堆叠和接合

说明书

技术领域

实施方式涉及一种多管芯半导体封装件内的半导体管芯的基于规则的堆叠和线接合（wire bonding）。

背景技术

对便携式消费类电子产品的需求的强劲增长驱动了对高容量存储设备的需要。如快闪存储器存储卡等非易失性半导体存储器件越来越多地用于满足对数字信息存储和交换的空前增长的需求。这些存储器件的便携性、通用性和强健的设计以及高可靠性和大容量已经使得这样的存储器件能够理想地用于多种电子设备中，包括例如数字照相机、数字音乐播放器、电视游戏控制台、个人数字助理以及移动电话。

虽然已知多种封装配置，然而通常可以将快闪存储器存储卡制造为系统级封装（SiP）或多芯片模块（MCM），其中，在所谓的三维堆叠配置中，多个管芯安装在基底上。图1和图2的现有技术中示出了传统的半导体封装件20（没有模制化合物）的边视图。典型的封装件包括安装至基底26的多个半导体管芯22、24。虽然示出了两个这样的管芯，但是，已知可以在半导体封装件中堆叠八个或更多个管芯。半导体管芯可以在管芯的上表面上形成有管芯接合垫，本文中称为引脚。基底26可以由夹在上导电层与下导电层之间的电绝缘核形成。可以对上和/或下导电层进行蚀刻以形成包括电引线和接触垫的导电图案。接触垫在本文中被称作指状物（finger）。在半导体管芯22、24的引脚与基底26的指状物之间焊接有线接合物以将半导体管芯电耦接至基底。基底上的电引线又在管芯与主机装置之间提供电路径。一旦在管芯与基底之间进行了电连接，则接着通常将组件装入模制化合物中以提供保护封装件。

如图1的现有技术所示，已知，可以将两个或更多个半导体管芯直接叠放，从而占据基底上的很小的区域。但是，在堆叠配置中，在相邻半导体管芯之间必须提供用于接合线30的空间。除了接合线30本身的高度，接合线上方必须留有额外的空间，这是因为一个管芯与下一个管芯的接合线30的接触可能导致电短路。如图1所示，因此，已知，可以提供介电间隔层34，以便为将线接合物30接合至较低管芯24上的引脚提供足够的空间。

作为半导体管芯的对准堆的可替选物，已知，可以将半导体管芯以如图2至4的现有技术所示的偏移量叠放，使得下一个较低管芯的引脚暴露。例如，在Lin等人的题为“Multichip Module Having A Stacked Chip Arrangement（具有堆叠的芯片布置的多芯片模块）”的美国专利No.6,359,340中示出了这样的配置。偏移配置提供了便于接入每个半导体管芯上的引脚的优点。对于如图2所示的具有少量管芯的配置，例如2个管芯，已知，可以将堆中的每个管芯直接线接合至基底。但是，如上所述，管芯堆通常包括8个或更多个堆叠的半导体管芯。在这种情况下，堆中的每个管芯可以线接合至紧下方的管芯，或可能是两个管芯下方的管芯。图3至4的现有技术中示出了该配置。

在图3和图4所示的示例中，堆包括三个半导体管芯22、24和34，每个管芯通过线30接合至堆中的下方管芯。底部管芯24可以线接合至基底26。此外，各个管芯上的相应引脚被线接合在一起。因此，管芯34上的引脚被线接合至管芯24上的第一引脚；管芯24上的第一引脚又线接合至管芯22上的第一引脚；管芯22上的第一引脚又线接合至基底26上的第一指状物。在图4中，跨管芯34、24和22的每个相应管芯正是如此。

虽然以上布线配置可以用于数据引脚和控制引脚，然而，在多于四个管芯的更大的管芯堆中，管芯的地址引脚的布线变得更加困难。除了竖直线接合，还需要对角地进行线接合，并且要求堆中的间隔开的两个管芯之间的跳接很长。如关于图5的现有技术更加详细地说明的，该复杂情况的一个原因是管芯在基底上按升数序进行传统堆叠。图5是包括安装至基底26的八个管芯的典型的NAND半导体管芯堆的示意图。传统上，从管芯0开始，依次前进至管芯7，以一定的偏移将管芯叠放。图5还示出了来自每个管芯的对准的多行引脚，即，引脚19至23（未示出其他引脚）。在这些引脚中，引脚20、21和23用作用于识别管芯堆中的管芯0-7中的每个管芯的芯片地址引脚（CADD2x、CADD1x和CADD0x）。