[发明专利]藉由等离子体增强化学气相沉积使用含有具有机官能基的硅的杂化前驱物所形成的超低介电材料

说明书

技术领域

本发明的实施例大体关于集成电路制造。更特定而言，本发明的实施例关于沉积用于集成电路的低介电常数层的工艺。

现有技术

自从数十年前集成电路问世以来，此类器件的尺寸已大幅缩小。从那时起，集成电路大致依循两年/尺寸减半的规则(通常称为摩尔定律(Moore’s Law))，所述规则意指芯片上的器件数目每两年即翻倍。今日生产设施例行制造特征尺寸为90纳米(nm)、甚至65nm的器件，而未来设施不久将制造更小特征尺寸的器件。

随着器件尺寸不断微缩，衍生出对低介电常数(k)值膜的需求，因为相邻金属线之间的电容性耦合必须被降低，才能进一步缩小集成电路上的器件尺寸。特别地，期望绝缘体的介电常数小于约4.0。具有低介电常数的绝缘体实例包括旋涂玻璃、氟掺杂硅玻璃(FSG)、碳掺杂氧化物和聚四氟乙烯(PTFE)，上述这些物质皆可买到。

近来已开发出k值小于约3.0、甚至小于约2.5的低介电常数有机硅膜。一种用来形成低介电常数有机硅膜的方法为使用包含有机硅化合物的混合气体与包含热不稳定物质或挥发性基团的化合物来沉积膜；接着后处理沉积膜以从沉积膜移除热不稳定物质或挥发性基团(如有机基团)。从沉积膜移除热不稳定物质或挥发性基团后会在膜内形成纳米尺寸的空隙，由于空气的介电常数约为1，所以所述空隙降低膜的介电常数。

尽管已开发出上述低介电常数有机硅膜，所述低介电常数有机硅膜具有预期低介电常数，然而一些低介电常数膜的机械性质仍不如预期，例如机械强度不佳，导致膜在后续半导体处理步骤期间易遭破坏。可能破坏低介电常数膜的半导体处理步骤包括基于等离子体的蚀刻工艺，所述基于等离子体的蚀刻工艺用来图案化低介电常数膜。灰化工艺和湿蚀刻工艺也会破坏膜，所述灰化工艺用于从介电膜移除光阻或底部抗反射涂层(BARC)。此外，空隙(或孔隙)遍及沉积材料的尺寸均匀度与分布均匀度都比预期差。

因此，仍需制造低介电常数膜的工艺，所述低介电常数膜具有提高的均匀度、提高的机械性质且能抵抗后续衬底处理步骤的破坏。

发明内容

本发明大体提供用于沉积低介电常数层的方法。在一个实施例中，方法包括将一种或更多种有机硅化合物引进腔室，其中所述一种或更多种有机硅化合物包含硅原子和成孔剂成分，所述成孔剂成分与硅原子键结，其中所述一种或更多种有机硅化合物从由5-双环庚烯基三乙氧硅烷、5-双环庚烯基甲基二乙氧硅烷、5-双环庚烯基二甲基乙氧硅烷、5-双环庚烯基三甲基硅烷、5-双环庚基甲基二乙氧硅烷、5-双环庚基二甲基乙氧硅烷、5-双环庚基三甲基硅烷、5-双环庚基二甲基氯硅烷、环己基甲基二甲氧硅烷、异丁基甲基二甲氧硅烷、1-(2-三甲氧基硅基乙基)环己烷-3,4-环氧化物、1,1-二甲基-1-硅杂环戊烷、2-环己烯-1-基氧基三甲基硅烷、环己基氧基三甲基硅烷、2,4-环戊二烯-1-基三甲基硅烷、1,1-二甲基硅杂环己烷和上述物质的组合物所组成的群组中选择；在存有射频(RF)功率的情况下，使所述一种或更多种有机硅化合物反应而沉积低介电常数层于腔室内的衬底上；以及后处理低介电常数层，以基本移除低介电常数层的成孔剂成分。硅原子也可与一个或更多氧原子键结。可视情况将惰性载气、氧化气体或惰性载气与氧化气体二者伴随所述一种或更多种有机硅化合物引进处理腔室。后处理工艺可以是紫外线辐射固化所沉积材料，并且紫外线(UV)固化工艺可与热、等离子体或电子束固化工艺同时进行或按顺序进行。

附图说明

为让本发明的上述发明内容更明显易懂，可配合参考实施例说明，所述实施例部分在附图中图解说明。然而，须注意，附图仅说明本发明的典型实施例，因此并非用于限定本发明的范围，因为本发明可允许其它等效实施例。

图1显示以含所述有机硅化合物(环己基甲基二甲氧硅烷)的成孔剂而得的沉积材料实施例和以个别的成孔剂前驱物与含硅化合物而得的沉积材料中的多孔结构的体积百分比相应于半径大小的曲线图。

图2显示以含所述有机硅化合物(5-双环庚烯基三甲基硅烷)的成孔剂而得的沉积材料实施例和以个别的成孔剂前驱物与含硅化合物而得的沉积材料中的多孔结构的体积百分比相应于半径大小的曲线图。

图3A-3D为显示根据所述实施例的双镶嵌沉积顺序实施例的截面图。

具体实施方式