[发明专利]一种数据处理方法、装置和系统有效

专利信息
申请号: 201180001062.9 申请日: 2011-06-03
公开(公告)号: CN102265542A 公开(公告)日: 2011-11-30
发明(设计)人: 晏亚峰;张文欣 申请(专利权)人: 华为技术有限公司
主分类号: H04L1/00 分类号: H04L1/00;H04W72/12
代理公司: 深圳市深佳知识产权代理事务所(普通合伙) 44285 代理人: 彭愿洁;李文红
地址: 518129 广东*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 数据处理 方法 装置 系统
【说明书】:

技术领域

发明涉及通信领域,尤其涉及一种数据处理方法、装置和系统。

背景技术

帧号块号同步是基站(BTS,Base Transceiver Station)和基站控制器(BSC,Base Station Controller)之间要达到的一种同步状态,即,BSC下发的数据块在到达BTS进行编码时,该数据块的块号与BTS编码帧号推算出的块号一致。帧号块号同步是数据业务在空口正常调度的一个保障,如何达到帧号块号同步是目前比较成熟的技术,而如何保持同步状态是目前比较关键的环节。

现有的一种保持帧号块号同步方法是通过防抖缓冲器(Jitter Buffer,缩写为Jitbuf)完成。具体地,BTS在接收BSC下行分组业务数据包时设置一个固定的缓存。该缓存一般为40ms(毫秒),可以让数据包在缓存里进行排序,并且在一定范围内可以纠正乱序。此外,Jitbuf还带有一个接收窗口和一个编码索引,根据下行数据块块号、接收窗口左值来确定接收的数据的实际存储位置,然后,根据当前的编码索引取该索引下的数据块来进行编码。如附图1所示,假设链路现在处于同步状态,在接收窗口(假设大小为缓存4块数据块对应的时间)收到块号为6的下行数据块时,该下行数据块的块号距离接收窗口左值为2,存储时按照当前编码索引加上2来存储,表示目前块号为6的下行数据块离编码时机还需要缓存2块的时间,即该数据块需要在40ms后才进行空口编码;进一步,假设编码索引2与基站编码帧号推算出的块号4对应,则轮到为块号为6的下行数据块编码时,基站编码帧号推算出的块号也正好是6,与接收到的下行数据块的块号一致,如此保持着帧号块号同步。

上述现有的保持帧号块号同步方法的缺陷在于,当BSC的时钟和/或BTS的时钟不稳定时,会由于BSC和BTS时钟之间累积差别导致失步,然后花费一段时间的调整进行重新同步,在该调整期间的无法进行业务,对数据业务有很大影响;另一方面,接收分组业务数据包时引入的固定缓存,也会影响分组数据业务的性能。

发明内容

本发明实施例提供一种数据处理方法、装置和系统,能够提高数据业务的性能。

本发明实施例提供的数据处理方法,包括:基站接收基站控制器下发的下行数据块;

对所述基站控制器下发的下行数据块进行编码,在编码之前对所述下行数据块的块号与所述基站推算出的块号是否一致不作校验;

将所述编码后的下行数据块通过空口发送至用户设备。

本发明实施例提供的数据处理装置,包括:接收模块,用于接收基站控制器下发的下行数据块;

编码模块,用于对所述接收模块接收的下行数据块进行编码,在编码之前对所述下行数据块的块号与所述基站推算出的块号是否一致不作校验;

编码数据发送模块,用于将所述编码后的下行数据块通过空口发送至用户设备。

本发明实施例提供的数据处理系统,所述系统包括上述数据处理装置和下发下行数据块至所述装置的基站控制器。

从上述本发明实施例可知,由于基站直接对基站控制器下发的下行数据块进行编码后通过空口发送出去,不对基站控制器下发的下行数据块的块号是否等于基站通过编码帧号推算出的块号进行校验,因此,与现有技术相比,免去了帧号块号失步后重新同步期间的无法进行业务对数据业务产生的影响;另外,由于接收数据包时不引入固定缓存,也提高了数据业务的性能。

附图说明

为了更清楚地说明本发明实施例的技术方案,下面将对现有技术或实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域技术人员来讲,还可以如这些附图获得其他的附图。

图1是现有技术提供的保持帧号块号同步方法示意图;

图2-1是本发明实施例提供的数据处理方法流程示意图;

图2-2是本发明实施例提供的对下行数据块进行的调度是否对之后上行数据块进行的调度形成冲突流判断程示意图;

图2-3是本发明另一实施例提供的对下行数据块进行的调度是否对之后上行数据块进行的调度形成冲突流判断程示意图;

图3是本发明实施例提供的块号资源预留示意图;

图4是本发明另一实施例提供的块号资源预留示意图;

图5是本发明实施例提供的数据处理装置逻辑结构示意图;

图6是本发明另一实施例提供的数据处理装置逻辑结构示意图;

图7是本发明另一实施例提供的数据处理装置逻辑结构示意图;

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