[实用新型]一种GPS秒基实时自适应均匀间隔采样同步数据采集装置有效
申请号: | 201120411811.2 | 申请日: | 2011-10-26 |
公开(公告)号: | CN202256483U | 公开(公告)日: | 2012-05-30 |
发明(设计)人: | 帅玲玲;张承学;毛鹏;段志远;胡志坚;严国志;孙其寿;万宇;温钱明;何萍;李俊;刘成庆 | 申请(专利权)人: | 江西省电力公司超高压分公司 |
主分类号: | G01R19/25 | 分类号: | G01R19/25 |
代理公司: | 江西省专利事务所 36100 | 代理人: | 张静 |
地址: | 330096 *** | 国省代码: | 江西;36 |
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摘要: | |||
搜索关键词: | 一种 gps 实时 自适应 均匀 间隔 采样 同步 数据 采集 装置 | ||
技术领域
本实用新型涉及一种秒基均匀间隔的实时自适应同步采样装置,适用于以GPS秒脉冲有效沿(秒标)为基准的采样点同步的分布式测量等场合,如电力系统广域测量系统,或对测量同步有特殊要求的设备系统。
背景技术
现代数据采集系统中,均以微控制器MCU为核心、以全球定位系统GPS为统一授时,获取具有时标的精确同步信息数据。
在广域测量系统中,需要在统一时标上进行数据的分析。例如电力系统电参数测量中,需要采集不同地域多个端点的数据,且需要各端点的采样点都能以GPS秒标为基准的同步。多端点采样同步方法一般采用基准秒脉冲输入锁相环,锁相环输出倍频获得等间隔脉冲,锁相环在低频段一般入锁比较慢,且相位跟踪性能很难满足实际要求,参数调整不易。另一种方法是采样环节以高频振荡源Fosc的标称频率经MCU(Micro Controller Unit)内部分频之后的FCLK的时钟脉冲为基础信号,以N点/每秒为依据,通过固定计数值分频后形成采样周期脉冲,高频振荡源Fosc的精度及工作环境条件变化对采样周期脉冲间隔造成偏差并形成累积,致使各端点的采样数据不同步。这种在标准1秒时间中的不同步产生的影响,一是由于各采样装置Fosc的分散性致使采样点的时间偏差,采样点越靠近秒基则由累积所形成的偏差越大;二是可能出现1秒时间内采样点大于或小于N的情况。因此需要解决的问题是:采样脉冲精确与秒基脉冲同步、秒基中采样点恒定、采样间隔均匀准确。
发明内容
本实用新型的目的在于:为了同步广域多个端点装置之间的采样点,提供一种GPS秒基实时自适应均匀间隔采样同步数据采集装置。
本实用新型由前置处理电路、模数转换器、GPS及天线模块、MCU微控制器构成。前置处理电路将被测电流或电压信号采样再经电流或电压器放大整流后分别送至模数转换器的信号输入端,模数转换器为6路模拟输入的16位同步采样模数转换器,其数据I/O端口DB8-15的8位数据线对应连接到MCU微控制器的数据线P1口,转换开始输入脚23、22、21并接后与MCU微控制器的P0.2口,MCU的P0.4连接到ADC的片选线/CS上,MCU微控制器的P0.6口接到模数转换器的读线/RD上,模数转换器的BUSY与MCU的P0.3相连;GPS及天线模块接收高频信号和解码并产生秒基PPS信号,其作为微控制器的秒基信号和用于测量每秒的MCU工作时钟频率FCLK,与MCU微控制器的外部中断P3.6相连接,当每秒脉冲PPS上跳沿时MCU产生中断,获得实时秒信号,用于产生秒同步采样信号, PPS信号线接入MCU的P0.1。
本实用新型所述前置处理电路由电压变换器、电流变换器、第一、第二反向比例运算放大器及第一至第八电阻构成,电压变换器两个输出端分别串接第一、第二电阻后与第一反向比例运算放大器的输入负端及正端连接,第一反向比例运算放大器的输出端串接第四电阻后连接模数转换器(A/D)的V1引脚,第三电阻跨接于第一反向比例运算放大器的输入负端及输出端间;电流变换器两个输出端分别串接第五、第六电阻后与第二反向比例运算放大器的输入负端及正端连接,第二反向比例运算放大器的输出端串接第八电阻后连接模数转换器(A/D)的V4引脚,第七电阻跨接于第一反向比例运算放大器的输入负端及输出端间。
本实用新型以GPS的每秒脉冲PPS为基准,在每个GPS秒脉冲有效触发沿测量工作时钟 频率(或者时钟数)值,根据给定的秒间采样点数,计算每个采样间隔需要的时钟计数值,然后根据余数计算需均衡调整的补偿采样点位置,对补偿采样点以实时修正,以补偿采样间隔值,这些调整修正以满足采样周期的均匀性和间隔偏差为最小,实现秒基采样脉冲的精准同步。这种调整为实时自适应方式,对装置工作时钟源的精度和偏差(与工作环境有关)予以修正,保证采样周期误差都小于设定范围。实时自适应实现秒基同步采样均匀间隔脉冲的产生,由嵌入式微控制器、MCU、ARM(Advanced RISC Machines)、FPGA(Field Programmable Gate Array)、CPLD(Complex Programmable Logic Device)的功能设置和相应的算法实现。
附图说明
图1为本实用新型结构原理框图;
图2为本实用新型第i次采样后计算间隔时间自动重装CLK数的操作流程图。
具体实施方式
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