[实用新型]一种D触发器

说明书

技术领域

本实用新型涉及集成电路领域，具体涉及一种D触发器。

背景技术

现有高速d触发器常采用图1所示的电路结构；该电路的工作原理是：当CK为‘1’时，D信号被采样反相保存到M3管的漏极节点的寄生电容上；M4的漏极电压这时为‘0’；M8管的源极电压为’1’。当CK变为‘0’后，D信号就通过反相保存到M3管的漏极节点的寄生电容上的电压传递到M4的漏极电压上，这时M4的漏极电压的高低反应了输入信号D的高低; M4的漏极电压将D信号反相传递到M7的漏极，M7的漏极电压和输入D信号是反相的； M7的漏极电压经M11和M10组成的反相器反相传递到输出端Q, 输出端Q电压反应了输入信号D的高低; 输出端Q电压经M12和M13组成的反相器反相传递到输出端NQ, 输出端NQ电压和输入信号D是反相的。这样便完成了D触发器的采样输出功能，该D触发器是时钟下降沿触发的触发器。这种触发器的电路结构复杂，并且从输入D信号到D触发器的反向输出端NQ的路径需要经过五级，使得信号延迟较长。

实用新型内容

本实用新型为解决现有技术D触发器结构复杂并且信号延迟较长的问题，从而提供了一种电路结构简单、信号延迟较短的D触发器。

为解决上述技术问题，本实用新型提供如下技术方案：

一种D触发器，包括：第一反相器、带有控制端的第二反相器，带有控制端的第三反相器、第四反相器以及第五反相器；带有控制端的第二反相器的输出端连接带有控制端的第三反相器的输入端，带有控制端的第三反相器的输出端连接第四反相器的输入端，第四反相器的输出端连接第五反相器的输入端，所述第四反相器的输出为D触发器的反相输出端，第五反相器的输出端为D触发器的同相输出端；D触发器的时钟信号连接第一反相器的输入端，所述时钟信号在第一电平时，时钟信号控制带有控制端的第二反相器将输入信号锁存至带有控制端的第二反相器中，所述时钟信号在第二电平时，时钟信号控制带有控制端的第三反相器将输入信号锁存至带有控制端的第三反相器中。

进一步地，带有控制端的第二反相器包括依次串联的第一开关、第一NMOS管、第一PMOS管和第二开关，第一NMOS管和第一PMOS管组成第二反相器，第二反相器的输入端为带有控制端的第二反相器的输入端，第二反相器的输出端为带有控制端的第二反相器的输出端，所述时钟信号控制第一开关和第二开关同时导通和关断。

优选地，所述第一开关为NMOS管。

优选地，所述第二开关为PMOS管。

进一步地，带有控制端的第三反相器包括依次串联的第三开关、第二NMOS管、第二PMOS管和第四开关，第二NMOS管和第二PMOS管组成第三反相器，第三反相器的输入端为带有控制端的第三反相器的输入端，第三反相器的输出端为带有控制端的第三反相器的输出端，所述时钟信号控制第三开关和第四开关同时导通和关断。

优选地，所述第三开关为NMOS管。

优选地，所述第四开关为PMOS管。

与现有技术相比，本实用新型具有如下有益效果：本实用新型提供的一种D触发器，根据时钟信号所在的不同电平，分别将输入信号锁存在带有控制端的第二反相器和带有控制端的第三反相器中，然后经过第四反相器和第五反相器输出，这种电路结构简单，从输入信号到D触发器的反向输出端只经过了三级路径，信号的延迟减小。

附图说明

图1是现有技术D触发器电路原理图。

图2是本实用新型第一实施例D触发器电路原理图。

图3是本实用新型第二实施例D触发器电路原理图。

图4是本实用新型实施例D触发器符号示意图。

图5是本实用新型实施例应用D触发器形成的二分频器示意图。

图6是本实用新型实施例应用D触发器形成的三分频器示意图。

图7是本实用新型实施例应用D触发器形成的可选择四分频器或五分频器示意图。

图8是图7中简化了的四分频器示意图。

图9是图7中简化了的五分频器示意图。

具体实施方式

为了使本实用新型所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。