[实用新型]一种大幅面高速扫描仪无效
申请号: | 201120134004.0 | 申请日: | 2011-04-29 |
公开(公告)号: | CN202103745U | 公开(公告)日: | 2012-01-04 |
发明(设计)人: | 熊远见 | 申请(专利权)人: | 东莞市思能电子科技有限公司 |
主分类号: | H04N1/028 | 分类号: | H04N1/028;H04N1/00 |
代理公司: | 东莞市华南专利商标事务所有限公司 44215 | 代理人: | 刘克宽 |
地址: | 523080 广东省东莞市南城区高盛科*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 大幅面 高速 扫描仪 | ||
技术领域
本实用新型涉及扫描仪技术领域,特别是涉及一种大幅面高速扫描仪。
背景技术
扫描仪按光学成像原理分为CIS(接触式影像传感器)和CCD(电荷耦合式)。CIS扫描仪的特点是光学部分和机构部分都比较简单,目前发展比较快,但其缺点和局限性有以下几点:
1.扫描速度比较慢,普遍使用的CIS传感器速度都在2M像素/秒~5M像素/秒,故大幅面高分辨率的CIS扫描仪速度普遍比较慢。
2.A4尺寸的CIS使用的最多,技术最成熟,价格最便宜,而更大幅面的CIS传感器制造比较困难,用量少,价格高。
3.CIS由于使用的是LED 三色光源(RGB),以及CIS本身的制造工艺问题,导致CIS个体一致性不是很好,具体表现在对同样扫描物体量化出来的模拟型号有差异。
实用新型内容
本实用新型的目的在于避免现有技术中的不足之处而提供一种大幅面高速扫描仪,其采用拼接技术将常规尺寸CIS传感器拼接成大幅面CIS传感器,在确保扫描质量的前提下降低了大幅面高速扫描仪的成本。
本实用新型的目的通过以下技术措施实现。
一种大幅面高速扫描仪,包括接触式的影像传感器、模数转换单元、马达控制器、马达和控制逻辑单元,所述控制逻辑单元的控制输出端连接于所述影像传感器的控制输入端,所述影像传感器的数据输出端连接于所述模数转换单元的数据输入端,所述模数转换单元的数据输出端连接于所述控制逻辑单元的数据输入端,所述控制逻辑单元的马达控制端连接于所述马达控制器的控制输入端,所述马达控制器的控制输出端连接于所述马达的控制输入端,所述影像传感器为至少两个,每个所述影像传感器连接一个所述模数转换单元;所述模数转换单元共同连接于所述控制逻辑单元。
进一步地,还包括纸张和归位传感器,所述纸张和归位传感器的感应输出端连接于所述控制逻辑单元的感应输入端。
进一步地,还包括存储器,所述存储器的数据输入端连接于所述控制逻辑单元的存储输出端,所述存储器的数据输出端连接于所述控制逻辑单元的存储输入端。
进一步地,还包括USB SLAVE接口芯片,所述USB SLAVE接口芯片的接口输入端连接于所述控制逻辑单元的接口输出端。
所述影像传感器为两个,该两个影像传感器安装于同一个扫描头。
所述扫描头设置有两个分别安装所述两个影像传感器的传感器槽,所述扫描头的中部设置有交接槽,所述交接槽与所述传感器槽相通;所述影像传感器的一部分容纳于传感器槽,另一部分容纳于所述交接槽。
本实用新型的大幅面高速扫描仪通过将多个影像传感器拼接在一个扫描头上,采用常规尺寸的影像传感器进行拼接,在成本较低的前提下使扫描头的扫描幅面成倍增加,同时使相同时间内传送扫描影像的速度成倍增加。
附图说明
利用附图对本实用新型做进一步说明,但附图中的内容不构成对本实用新型的任何限制。
图1是本实用新型的一个实施例的系统框图。
图2是本实用新型的一个实施例的工作流程图。
图3是本实用新型的一个实施例的扫描头的结构图。
具体实施方式
结合以下实施例对本实用新型作进一步说明。
本实施例的大幅面高速扫描仪如图1-图3所示,包括接触式的影像传感器8、模数转换单元1、马达控制器2、马达3和控制逻辑单元6,所述控制逻辑单元6的控制输出端连接于所述影像传感器8的控制输入端,所述影像传感器8的数据输出端连接于所述模数转换单元1的数据输入端,所述模数转换单元1的数据输出端连接于所述控制逻辑单元6的数据输入端,所述控制逻辑单元6的马达控制端连接于所述马达控制器2的控制输入端,所述马达控制器2的控制输出端连接于所述马达3的控制输入端,所述影像传感器8为至少两个,每个所述影像传感器8连接一个所述模数转换单元1;所述模数转换单元1共同连接于所述控制逻辑单元6。
本实施例还包括纸张和归位传感器4,所述纸张和归位传感器4的感应输出端连接于所述控制逻辑单元6的感应输入端。
本实施例还包括存储器5,所述存储器5的数据输入端连接于所述控制逻辑单元6的存储输出端,所述存储器5的数据输出端连接于所述控制逻辑单元6的存储输入端。
本实施例还包括USB SLAVE接口芯片7,所述USB SLAVE接口芯片7的接口输入端连接于所述控制逻辑单元6的接口输出端。
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