[实用新型]基于双向同步自适应时钟的JTAG接口电路装置

说明书

技术领域

本实用新型涉及一种基于双向同步自适应时钟的JTAG接口电路装置，属微处理器调试设备技术领域。

背景技术

随着半导体工艺的飞速发展，微处理器的工作主频迅速提高，功能也不断增加，促使用于调试微处理器的硬件仿真器(emulator)性能也随之提升，而传统的JTAG(Joint Test Action Group，联合测试行动组)调试接口电路已经无法满足高速硬件仿真器和高速微处理器芯片之间可靠、高效传输信号的要求。

现有技术提供的JTAG接口电路适用于传输速度较低的情况，硬件仿真器向JTAG接口电路提供的TCK(Test Clock，测试时钟)频率大约不超过5MHz。通常根据被调试目标处理器芯片的工作频率来确定一个适合的TCK工作频率，完成JTAG接口电路设计后TCK时钟的频率就无法改变。此外，在硬件仿真器和被调试的处理器芯片之间没有对跨时钟域的JTAG信号接收采用适当的同步机制， 当TCK频率与被调试芯片的工作主频不匹配时，JTAG接口电路很容易出现亚稳态，从而影响电路的正常功能。目前国内关于JTAG的专利申请都没有涉及到解决跨时钟域的信号传输问题。

有人提出一种TCK频率可变化的改进方法，在JTAG硬件仿真器中提供了几种可选择的TCK预设频率，用户可以根据目标芯片工作频率的不同，在调试前人为设定好匹配的TCK工作频率。但这种方法的缺点在于一旦硬件仿真器处于工作状态时，TCK的工作频率就无法动态调整。如果工作中被调试处理器芯片的工作频率出现波动，硬件仿真器无法动态调整TCK频率与之进行匹配，容易导致信号传输不稳定。

因此，现有的JTAG接口电路设计中至少存在下述几点不足：第一，现有技术提供的技术方案中，对于在2个不同时钟域间传输的JTAG信号，JTAG接口电路中缺少必要的同步机制，容易产生亚稳态导致逻辑电路工作错误。第二，硬件仿真器无法在工作状态中自动感知被调试芯片的工作频率变化，并且硬件仿真器的TCK频率无法主动调整来适应这种变化，容易导致硬件仿真器与被调试芯片之间的通信失败。目前，在很多低功耗系统中，处理器芯片的工作频率会根据负载的大小动态调整工作频率，因此传统的JTAG接口电路难以满足设计需求，使用起来不方便。

发明内容

本实用新型要解决的技术问题是提供一种高可靠、高性能的基于双向同步自适应时钟的JTAG接口电路装置，以确保跨时钟域信号的正确传输。

其技术方案是：一种基于双向同步自适应时钟的JTAG接口电路装置，包括位于处理器内核调试逻辑一侧的由第一同步器，第一、第二与门电路和第一、第二D触发器构成的接口电路，位于JTAG硬件仿真器一侧的由第二同步器，第三、第四门电路，第三、第四D触发器和TCK信号生成器、TMS、TDI信号生成器构成的接口电路。

所述处理器内核调试逻辑一侧的接口电路中的第一同步器12的第一和第二输入端分别与硬件仿真器中的TCK生成器输出端和处理器内核工作时钟(Core_clcok)域连接，其输出端分别与第一、第二与门电路的第一输入端和第一D触发器的第一输入端连接；第一D触发器的第二输入端与处理器内核工作时钟(Core_clcok)域连接，其输出端分别与第一和第二与门电路的第二输入端及硬件仿真器中的第二同步器的第一输入端连接，第一和第二与门电路的输出端分别接入处理器内核调试逻辑电路；第二D触发器的第一输入端和第二输入端分别与硬件仿真器中的TMSTDI信号生成器的输出端和处理器内核工作时钟(Core_clcok)域连接，其控制端与第二与门电路的输出端连接，第二D触发器的输出端接入处理器内核调试逻辑电路。

所述JTAG硬件仿真器一侧的接口电路中的第二同步器的第二输入端与硬件仿真器的工作时钟(JTAG_clcok)域连接，其输出端分别与第三、第四与门电路的第一输入端和第三D触发器的第一输入端连接；第三D触发器的输出端分别与第三、第四与门电路的第二输入端连接；第三与门电路的输出端分别与TCK生成器和TMS、TDI信号生成器的第一输入端连接，第四与门电路的输出端分别与TCK生成器和TMS、TDI信号生成器的第二输入端连接；TCK生成器和TMS、TDI信号生成器的第三输入端分别与硬件仿真器的工作时钟(JTAG_clcok)域连接；第四D触发器的第一输入端和第二输入端分别与处理器内核调试逻辑电路输出端和硬件仿真器的工作时钟(JTAG_clcok)域连接，其控制端与第四与门电路的输出端连接，第四D触发器的输出端接入JTAG硬件仿真器的内部逻辑电路。