[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体领域，特别涉及半导体器件及其制造方法。

背景技术

随着集成电路技术的发展，半导体器件的尺寸越来越小。为了控制短沟道效应，更小的器件尺寸要求进一步提高栅极电容。通常通过减小栅极和衬底之间的栅极电介质层(通常为氧化硅(SiO₂))的厚度来提高栅极电容。然而，这会带来栅极漏电流的增加并降低器件的可靠性。而且，随着特征尺寸的减小，栅极电介质层的厚度已经很难进一步减小。

为此，在当前的超大规模集成电路(VLSI)工艺中，高介电常数(高k)-金属栅极(简称HK-MG)方案逐渐成为主流方案。所谓高k材料是指介电常数k大于3.9的材料。在HK-MG方案中，用高介电常数的材料代替氧化硅作为栅极电介质层的材料，这种材料具有比氧化硅更高的介电常数和更好的场效应特性。

如图1所示，衬底101上形成有电介质材料层106。在半导体衬底101中可以形成源极区和漏极区，图1中未示出。金属栅极108和高k层107嵌在电介质材料层106中。其中，高k层107形成于金属栅极108的底面和侧面。

但是，由于位于金属栅极侧面的高k层会使得栅漏边缘电容(gate to drain fringing capacitance)显著升高，从而影响半导体器件的速度性能。该电容越大，器件的速度性越差。

公开号为US20050285213的美国专利申请公开了一种技术方案，在形成栅极之后对位于金属栅极侧面的高k层进行倾斜离子注入，如图2所示。

申请人发现，采用上述技术方案，高k层107的竖直部分1071的介电常数并不能有效降低。这是由于，竖直部分1071与金属栅极108紧密连接，离子不能有效注入竖直部分1071，导致高k层的介电常数依然较高，栅漏边缘电容仍然较大，影响了半导体器件的速度。

因此，需要提出一种新的技术来解决上述问题。

发明内容

本发明的发明人发现了现有技术中金属栅极侧面的高k层中的介电常数不能有效降低的问题。本发明的一个目的是提供一种新的技术方案，使得离子能够有效注入金属栅极侧面的高k层。

根据本发明的第一方面，提供一种制造半导体器件的方法。该方法包括：形成具有伪栅和伪栅电介质层的半导体结构，该伪栅嵌在电介质材料层中，该伪栅电介质层位于伪栅和衬底之间；去除该伪栅和伪栅电介质层以形成凹槽；在该电介质材料层上和凹槽内壁上，沉积非晶态的高k材料层，高k材料包括下部水平部分、竖直部分和上部水平部分；执行倾斜离子注入，以将离子注入到该高k材料层的上部水平部分和竖直部分；对该高k材料层进行快速热退火，以使上部水平部分和竖直部分的介电常数小于下部水平部分的介电常数。

优选地，高k材料层的材料是铪、锆、镧、钛的氧化物。

优选地，非晶态的高k材料层是采用原子层沉积ALD方法形成的。

优选地，非晶态的高k材料层的沉积温度范围为170℃到250℃。

优选地，根据高k材料层的竖直部分的高度和下部水平部分的宽度设定倾斜离子注入的倾斜角度。

优选地，所注入的离子为Si、C、Ge中的至少一种或者Si、C、Ge中的至少一种与F的组合。

优选地，在对高k材料层进行快速热退火的步骤中，采用RTP工艺对高k材料层进行快速热退火，所用的气压为0.05Torr至0.1Torr，基础温度为100℃至200℃，退火温度为800℃至1000℃。

优选地，本方法还包括：在上述凹槽中填充金属栅极；进行化学机械抛光处理，直到露出电介质材料层。

根据本发明的第二方面，提供一种半导体器件。该半导体器件包括：衬底上的电介质材料层，该电介质材料层中形成有凹槽，该凹槽位于衬底中沟道区上方；凹槽底壁上的高k材料层；凹槽侧壁上的侧壁电介质层，该侧壁电介质层是由上述高k材料与所注入的离子发生化学反应形成的，其介电常数低于上述高k材料层的介电常数，所述离子是在所述凹槽中沉积金属栅极材料之前倾斜注入的。

优选地，高k材料层的材料是金属的氧化物，该金属是铪、锆、镧或钛。

优选地，侧壁电介质层的材料是上述金属的碳酸盐、锗酸盐、硅酸盐、锗氟酸盐或硅氟酸盐。

本发明的一个优点在于，在形成栅极之前，对高k层的竖直部分进行倾斜离子注入，之后进行快速退火，能够有效降低该高k层竖直部分的介电常数，从而降低边缘电容，提高半导体器件的速度。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明