[发明专利]非易失性半导体存储器件及其制造方法

说明书

技术领域

本发明涉及半导体存储器件，更具体地，本发明涉及非易失性半导体存储器件及其制造方法。

背景技术

随着包括例如移动通信和计算机之类的电子工业的发展，对具有例如高速读/写、非易失性、以及低工作电压的半导体器件的要求日益增加。然而，当前使用的存储器件(例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、闪速存储器)可能无法满足全部这些要求。

例如，由于DRAM的一个单元通常包括单个电容器和用来控制该电容器的单个晶体管，该单元比NAND闪速存储器的一个单元需要更大的面积。而且将数据存储在电容器中的DRAM是易失性存储器件，其需要刷新操作。另外，SRAM高速工作，但其也是易失性存储器件。另外SRAM的一个单元通常包括6个晶体管，因此其可能占用非常大的面积。另外，尽管闪速存储器是非易失性存储器件并且(尤其是例如NAND闪速存储器)具有现有存储器件所具有的最高的集成密度，但其仍只能低速工作。

至少由于上述原因，而对新的存储器件进行了广泛的研究，这些新的存储器件能够进行快速读/写操作、表现出非易失性、无需刷新操作、并工作在低电压下。相位随机存取存储器(PRAM)、磁性RAM(MRAM)或电阻式RAM(ReRAM)是下一代存储器件，希望它们能满足上述技术要求。针对所有的要求，都应准备一种能够实现市场所要求的存储容量的制造技术，从而使这些下一代存储器件进入大规模生产。

发明内容

本发明构思的实施例提供了具有更高容量和改善的可靠性的半导体器件。

本发明构思的其它实施例提供了用于增加半导体器件的存储容量和可靠性的制造方法。

根据本发明构思的示例实施例，提供一种包括不对称半导体图案的半导体器件。该半导体器件包括多条下部互连线、横跨在所述多条下部互连线上方的上部互连线、分别布置在所述多条下部互连线与所述多条上部互连线之间的多个相交区域处的多个选择元件、以及布置在所述选择元件与所述上部互连线之间的存储元件，其中，所述多个选择元件的每一个都形成在半导体图案中，所述半导体图案关于平行于所述下部互连线且垂直于所述上部互连线的平面实质呈镜像不对称。

在一些实施例中，连接到所述多条上部互连线之一的两个相邻的选择元件关于它们之间的平面呈镜像对称，而不呈任何平移对称。

在其它实施例中，所述半导体图案的每一个都关于垂直于所述下部互连线且平行于所述上部互连线的平面实质呈镜像对称。

在另一些实施例中，所述半导体图案的上部区域的宽度比其下部区域的宽度小。

在另一些实施例中，所述半导体图案包括从该半导体图案的下侧壁横向延伸出来的延伸部分，并且该延伸部分沿着与所述下部互连线的主轴垂直的方向延伸，使得所述半导体图案具有“L”形的竖直横截面。

在另一些实施例中，所述半导体图案的每一个都是无裂缝或无空洞的结构而且所述半导体图案包括彼此具有不同导电类型的上部掺杂区域和下部掺杂区域，并且所述上部掺杂区域和所述下部掺杂区域构成PN二极管或PIN二极管，从而用作所述选择元件。

根据本发明构思的其它示例实施例，提供一种用于制造半导体器件的方法，该方法包括步骤：在衬底上形成多个模塑图案(mold pattern)来限定多个第一沟槽；形成一对半导体间隔层，这对半导体间隔层覆盖所述第一沟槽的内侧壁并且彼此分离；以及将所述一对半导体间隔层图案化以形成与所述多个模塑图案交叉的多个第二沟槽。

在一些实施例中，所述形成半导体间隔层的步骤可以包括：形成半导体层以共形地覆盖所得到的具有所述多个模塑图案的结构；以及对所述半导体层进行各向异性刻蚀以暴露所述第一沟槽的底表面。

在另一些实施例中，所述形成多个半导体间隔层的步骤还包括在所述第一沟槽中形成多个保护间隔层以覆盖所述半导体层的侧壁，并且，所述暴露第一沟槽的底表面的步骤包括使用所述保护间隔层作为刻蚀掩模来对所述半导体层进行各向异性刻蚀。

在另一些实施例中，所述形成半导体层的步骤是在350℃至550℃的温度范围内执行的，所述形成半导体层的步骤包括形成非晶硅层来作为所述半导体层。

在另一些实施例中，由于第二沟槽的形成，使得所述半导体间隔层可形成二维地布置在所述衬底上的半导体图案。