[发明专利]一种支持操作乱序执行的与非型快闪存储控制器

说明书

技术领域

本发明涉及与非型快闪(即NAND Flash)存储芯片颗粒的存储控制器，尤其指一种支持操作乱序执行的存储控制器。 

背景技术

随着集成电路工艺的不断发展，NAND Flash存储芯片颗粒的体积每年减小40％～50％，而芯片颗粒容量每年翻一番。与此同时，NAND Flash集成电路工艺的进步，使得芯片颗粒内部组织结构从传统的单体、单基片逐步发展成为多体、多基片。例如，Micron公司的MT29H32G08GCAH2存储芯片颗粒，容量为32Gb，内部包含四个基片。四个基片之间共用I/O总线以及五根控制信号线：地址锁存信号(ALE)、命令锁存信号(CLE)、写使能信号(WE#)、读使能信号(RE#)和写保护信号(WP)，但却拥有自己独立的片选信号(CE#)和忙闲信号(R/B#)，利用CE#信号线可以独立选择颗粒内部的特定基片，利用R/B#信号线可以反映出颗粒内部特定基片的当前状态。 

针对NAND Flash存储芯片颗粒大容量、多体化的发展趋势，当前工业界主流的NAND Flash存储控制器并没有主动适应芯片颗粒容量和内部结构的变化进行重新设计，容易造成广大嵌入式设备、高性能I/O存储外设较低的数据吞吐率。目前工业界的NAND Flash存储控制器主要有两种结构：顺序存储控制器和解耦存储控制器。 

1.[顺序存储控制器] 

大多数NAND Flash存储控制器都是采用顺序结构，由主机寄存器、数据缓冲区，NAND控制模块组成，顺序存储控制器把芯片当成一个整体进行操作，它按照访存操作到达的先后顺序来访问存储芯片颗粒。该结构硬件逻辑简单，但发送给芯片颗粒内部不同基片的访存操作只能在时间上串行执行，无法实现颗粒内部多个基片上的访存操作并行，数据吞吐率较低。 

2.[解耦存储控制器] 

解耦存储控制器由解耦器、数据缓冲区、NAND控制模块组成，特点在于将每个访存操作的执行过程分为两个阶段(如开始阶段与结束阶段)，允许针对不同基片的两个访存操作的执行时间部分重叠。如果下一个访存操作所访问的基片处于空闲状态，解耦控制器在完成当前操作开始阶段之后立刻启动下一个操作的开始阶段；否则，需要等到下一个访存操作所访问的基片状态空闲之后才开始启动下一个操作的开始阶段。解耦存储 控制器可以支持不同访存操作之间的并发执行，但一旦出现相邻访存操作之间的数据相关，便会阻塞后续访存操作的正常执行，导致了存储控制器的数据吞吐率仍然较低。 

综合上述两种NAND Flash存储控制器结构，它们数据吞吐率有限的根本原因都在于没有充分开发NAND Flash芯片颗粒内部多个基片之间的并行性。在顺序结构中，某一时刻只能有单个基片处于忙状态，最多只能发挥单基片存储芯片颗粒的访存性能；在解耦结构中，虽然多个基片可以在时间上重叠工作，但允许进入开始阶段的访存操作数量仍然有限。如何提高颗粒内部基片工作的并行度，有效提高访存数据吞吐率是本领域技术人员极为关注的技术问题。 

发明内容

本发明要解决的技术问题是针对现有NAND Flash存储控制器访问NAND Flash芯片颗粒时数据传输率较低，提出一种支持操作乱序执行的高吞吐率NAND Flash存储控制器结构，提高芯片内部基片工作的并行度，有效提高访存数据吞吐率。 

本发明放在处理器CPU和低层闪存控制模块之间，低层闪存控制模块与芯片相连，芯片为NAND Flash芯片，内部包含M个基片，M为2的正整数次幂，一般为4。本发明由预处理模块、保留站模块、动态调度模块和后处理模块组成。与本发明相连的低层闪存控制模块由背景技术中提到的M个顺序存储控制器并联而成，分别控制芯片中的M个基片。