[发明专利]一种利用FPGA实现SBI接口时隙按配置分流的方法和装置

说明书

技术领域

本发明涉及通信网络互连技术和基于FPGA(可编程逻辑器件)的开发设计领域，并具体设计了利用FPGA实现SBI(带宽可变的芯片互联协议接口)接口数据解析、时隙的按配置分流和链路数据的HDLC处理的装置。

背景技术

SBI(Scaleable Bandwidth Interconnect即可变带宽的芯片互联)协议是是PMC公司专为SDH(Synchronous Digital Hierarchy即同步数字体系)协议定制的用于芯片间互联的接口协议；它将SDH接口的帧结构数据分解成简单的，用C1FP(帧定位脉冲)、Payload_Valid(净荷有效)、Data(8bit净荷数据)、Payload_Indicator(净荷指示，又称V5指示)和Data_Parity(总线校验)这五类信号指示的易于芯片间数据传输的结构类型。由PMC公司的SDH专用处理芯片完成SDH的并串转换、时钟恢复、告警和链路维护信息的提取和统计等操作，同时将净荷数据通过SBI接口与下级处理芯片互联。

子时隙分流(时隙的按配置分流)是将E1中的时隙数据(64Kbps)根据相应的配置信息进一步分解成带宽更小(如32Kbps、16Kbps、8Kbps)的数据流的操作。因为通信部分链路维护、信令信息数据的总流量不大、需求带宽小，所以基于节约总带宽和提高链路量的考虑，子时隙已成为目前通信领域比较常用的OAM数据、信令数据的传输方式，并且有更加细化的趋势。

现有的技术解决方案是利用PMC套片(PMC的SDH专用处理芯片+HDLC专用处理芯片)来完成SDH数据的提取和多链路数据的HDLC处理，模式如图1所示。

该方案优点是结构简单、易于实现。FPGA部分只需要根据Utopia接口时序提取出多路HDLC处理芯片处理完成的HDLC分片数据，然后分链路进行分片HDLC数据的合成并将合成完成的完整HDLC数据包传送至主机即可。

但该方案完全使用PMC套片完成前端SBI接口数据解析和链路数据提取，无法满足按配置分流(子时隙)、高密度采集等通信行业趋势性的设计需求。其主要使用了PMC的套片，定制能力不强，而且结构功能单一，主要缺点如下：(1)单芯片最多只能支持672条数据链路的处理。这大大制约了采集卡对提高的采集密度和采集数据流量的需求。(2)链路类型单一，不能采集子时隙链路的数据。该方案只能对E1、n*64K、64K颗粒度的链路数据进行采集处理。由于目前通信运营商的线网中包含大量子时隙链路，而且运营商已强制要求采集设备支持对子时隙链路数据的采集和处理，这样这种老旧的方案就凸显出了其固有的弱点。(3)成本高、可控性差。现有技术方案主要成本和制约因素在PMC的HDLC专用处理芯片部分，而且可扩展余地小、不能灵活定制。

为了克服现有技术中的上述缺陷，本发明提出了一种使用FPGA实现SBI接口数据的解析和时隙的按配置分流(子时隙分流)装置；这样既增加了链路处理能力和处理的链路类型，又能提高公司对产品的保密性和可控性的要求。

发明内容

为了解决上述技术问题，本发明提出了一种利用FPGA实现SBI接口时隙的按配置分流的方法，其中该方法包括：接收外部SBI格式的帧数据，并对所述帧数据进行解析；对解析后的数据按照通道进行拼接；将拼接后的数据按照驱动下发的配置信息分割成不同颗粒度的数据流。

进一步，当接收多个SBI接口输入的SBI格式的数据流时，将该多路数据流解析后合成为一路数据然后再按照通道进行拼接。

进一步，对所述帧数据进行解析进一步包括：对按照SBI帧格式传入的帧数据加上行号、列号、帧号、复帧号；根据先前确定的每个时隙通道的状态和数据的行号、列号、帧号以及复帧号信息分解出时隙数据、E1编号、TS编号信息；按照由驱动配置的绑定信息为时隙数据分配相应的绑定通道号和使能信号，然后与E1编号、TS编号一起输出。

进一步，其中在对解析后的数据按照通道进行拼接进一步包括：从前级数据缓存FIFO中提取数据和通道信息，然后根据通道信息从状态数据缓存RAM中提取相应通道的状态数据并判断其状态，然后根据拼接结果做出判断，即如果RAM中的状态显示拼接未完成，则将从前级FIFO中读取的数据与RAM中的状态数据拼接并存入状态数据缓存RAM中，如果RAM中的状态显示拼接已完成，则将拼接完成的数据送至下级模块，同时将状态数据缓存RAM中的内容清空。