[发明专利]晶圆级测试结构和测试方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种晶圆级测试结构。本发明还涉及一种晶圆级测试方法。

背景技术

晶圆制造过程中引入的缺陷往往会导致芯片针测(CP)失效或可靠性(EFR)失效。其中芯片针测为晶圆划片封装前所做的测试，是一种晶圆级的测试；而EFR可靠性测试一般在晶圆划片封装后进行，是一种产品级的测试。随着器件特征尺寸(Critical Dimension)的减小和工艺复杂性的增加，这些微缺陷带来的影响更为显著。例如，先进制程使用晕环离子注入(Halo implant)来抑制短沟道效应引起的源漏穿通(Punchthrough)；但是，晕环离子注入的掺杂源注入到单晶硅内形成的非晶层很可能破坏原晶胞结构并产生位错。若该位错处于晕环离子注入和轻掺杂注入(LDD implant)形成的P-N结耗尽区，可能会在P-N结反偏时产生结漏电，导致器件性能退化。如图1所示，为现有MOS管的由所述晕环离子注入区存在位错缺陷而产生的结漏电的示意图。现有MOS管含有一晕环离子注入区4，图1中所示的为一NMOS管，该晕环离子注入区4由一P+区组成。源漏区2和轻掺杂漏区(LDD)3形成于栅极5周侧的P型阱1中，所述晕环离子注入区4则位于所述轻掺杂源漏区3的下方并相接触形成一PN结。如果位错缺陷位于所述晕环离子注入区4和所述轻掺杂源漏区3之间形成的PN结的耗尽区中，则会在该PN结反偏时产生结漏电。如图1中所示，当在漏电极Vd和衬底电极Vb之间加入一大于0的电压，则会使所述晕环离子注入区4和所述轻掺杂漏区3之间形成的PN结反偏，并产生如图1中的带箭头曲线所示的I_结漏电即结漏电。

由于此类由晕环离子注入区引入的位错结深较浅，在芯片针测时通常不会发现明显的漏电。在产品可靠性(EFR)测试中，经高温和高压条件恶化，这些位错缺陷被扩大，芯片漏电大幅增加，无法通过寿命测试而被剔除。

如图6A所示，为现有含有晕环离子注入区且存在位错缺陷的样品一的TEM照片。由于样品一的位错缺陷的深度较浅且为206埃，故芯片针测通过。

如图6B所示，为现有含有晕环离子注入区且存在位错缺陷的样品二的TEM照片。样品二采用芯片针测时能够通过。样品二经封装后进行48小时的EFR测试，在EFR测试中高温和高压条件恶化下，样品二中的位错缺陷被扩大，扩大样品二的位错缺陷的深度为344埃，但还是能够通过EFR测试。

如图6C所示，为现有含有晕环离子注入区且存在位错缺陷的样品三的TEM照片。样品三采用芯片针测时能够通过。样品三经封装后进行48小时的EFR测试，在EFR测试中高温和高压条件恶化下，样品三中的位错缺陷被扩大，扩大样品三的位错缺陷的深度较深且为635埃，无法通过EFR测试。

由上可知，对于类似于由晕环离子注入区引入的位错缺陷，一般需要通过EFR测试扩大缺陷后才可能被检测出来。但EFR测试通常在芯片封装后执行，测试周期长，对于失效的芯片还会增加不必要的封装成本。现有技术无法在晶圆级测试中就将上述位置较浅的位错缺陷筛选出来。

发明内容

本发明所要解决的技术问题是提供一种晶圆级测试结构，能实现在晶圆级测试中就将类似由晕环离子注入区引入的结深较浅的位错缺陷筛选出来，能降低后期封装和测试成本，缩短测试周期，在早期发现芯片潜在的可靠性问题，并对失效模式进行更全面的分析。为此，本发明还提供一种晶圆级测试方法。

为解决上述技术问题，本发明提供一种晶圆级测试结构，形成于衬底上的产品的MOS管的沟道下方形成有晕环离子注入区；测试结构由多个测试结构单元组成，各所述测试结构单元分别形成于所述衬底的不同位置、并分别用于对不同位置处的所述产品的由所述晕环离子注入区产生的位错缺陷进行监控，各所述测试结构单元都分别由测试结构一、辅助测试结构一和辅助测试结构二组成。