[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体工艺技术领域，尤其涉及一种半导体器件制造方法。

背景技术

随着半导体器件尺寸不断缩小，使用传统的平版印刷技术(Lithography)已很难获得更精细的节距图案。

作为制作更小尺寸图案问题的解决方案，定向自组装(Directed self-assembly，DSA)技术已经引起人们的关注。DSA技术是将嵌段共聚物(Block Copolymer，BCP)或是聚合物混合物沉积在衬底上，经由特定工艺以“指挥”其形成有序的结构。DSA能够形成小节距图案。在适当条件下，此类共聚物嵌段分离为微域(也称为“域”(domain))，且在此过程中，形成不同的化学组合物的纳米级特征。嵌段共聚物形成此类特征的能力使它们可用在纳米图案形成中，以形成具有更小关键尺寸(Critical Dimension，CD)的特征，使得能够构建使用常规平版印刷难以实现的特征。

一种DSA工艺是制图外延法(Graphoepitaxy)，其中自组装由平版印刷已预先形成图案的衬底的形貌特征(Topographical feature)所引导。制图外延法提供自组装的特征，其具有比预先形成的图案本身的关键尺寸更小的关键尺寸。

图1a至图1e示意性地示出现有技术的制图外延法中嵌段共聚物自组装的图案形成流程的一个例子。

如图1a所示，通过掩模板114对正性抗蚀剂113进行曝光，其中，在衬底111上依次形成包含ARC(Anti-reflection Coating，抗反射层)/PS(polystyrene，聚苯乙烯)的刷层(Brush layer)112和抗蚀剂层113。

如图1b所示，对抗蚀剂层113进行曝光后，曝光的抗蚀剂层113的一部分区域在显影液中被去除，部分地露出位于抗蚀剂层113下方的刷层112。

如图1c所示，在露出的刷层112上方涂布包括嵌段共聚物的聚合物薄膜115。

如图1d所示，聚合物薄膜115中的嵌段共聚物进行定向自组装，形成不同的组分组成的组分域116和117。

如图1e所示，选择性地去除例如组分域117，形成由组分域116构成的图案。

另外一种DSA技术是表面化学图案(Surface chemical pattern)法。图2a至图2g示意性地示出现有技术的表面化学图案法中嵌段共聚物自组装的图案形成流程的一个例子。

如图2a所示，通过掩模版214对正性抗蚀剂层213进行曝光，其中，在衬底211上依次形成ARC/PS的刷层212和抗蚀剂层213。

如图2b所示，对抗蚀剂层213进行曝光后，形成图案化的抗蚀剂层213，以露出位于抗蚀剂层下方的刷层212。

如图2c所示，对露出的刷层212进行氧化获得氧化的刷层215。

如图2d所示，去除抗蚀剂层213，露出图案化的刷层212(以及215)。

如图2e所示，在图案化的刷层212(以及215)上涂布包括嵌段共聚物的聚合物薄膜216。

如图2f所示，图案化的刷层212(以及215)作为模板来控制聚合物薄膜216中的嵌段共聚物进行定向自组装，形成由不同的组分组成的组分域217和218。

如图2g所示，选择性地去除例如组分域217，形成由组分域218构成的图案。

在上述的图1e和图2g之后可将聚合物组分域116或218作为掩模而对衬底进行蚀刻以形成衬底图案，例如形成用于场效应晶体管的栅极的鳍片(fin)。

发明内容

根据上述的现有技术，使用聚合物组分域作为掩模对衬底进行蚀刻。然而，本发明的发明人发现，在器件的关键尺寸很小的情况下，由于聚合物组分域的应力强度较低，在上述的图1e和图2g之后进行的蚀刻可能会造成衬底的垮塌。

针对发明人所发现的上述现有技术中存在的问题，提出了根据本发明的新的技术方案。

更具体地，根据本发明的一个方面，提供了一种半导体器件制造方法，包括：在衬底上形成硬掩模层；在所述硬掩模层上形成嵌段共聚物，其中构成所述嵌段共聚物的组分彼此之间不混溶；使所述嵌段共聚物进行定向自组装，形成分别由所述嵌段共聚物的不同组分形成的第一组分域和第二组分域；选择性地去除所述第一组分域而保留所述第二组分域，以形成图案；利用所述图案对所述硬掩模层进行蚀刻而形成硬掩模图案；以及利用所述硬掩模图案对所述衬底进行蚀刻而形成衬底图案。

根据一种可能的示例性实施方式，所述嵌段共聚物可以为二嵌段共聚物。