[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置。

背景技术

提供具有主从触发器(master-slave flip-flop)电路的半导体装置在本领域中是已知的。

主从触发器电路是具有主锁存电路和从锁存电路的存储电路，其中主锁存电路与时钟信号同步地接收并锁存数据信号，从锁存电路与时钟信号同步地接收并锁存来自主锁存电路的数据信号。

例如，诸如中央处理单元之类的半导体装置利用主从触发器电路来存储比特信息。然后，利用通过排列多个这样的主从触发器电路而构造的触发器电路组，具有多个比特的比特组被形成并且一个字的信息因此被存储。

随着朝向形成半导体装置的电路元件的更高集成水平的趋势，电路元件的操作电压一直在降低，这导致了所存储的比特信息可能由于软失效(soft error)而被破坏的问题。软失效是如下的现象：电子空穴对被撞击电路元件的诸如α粒子或中子之类的高能粒子生成，并且比特信息被所生成的载流子破坏。降低电路元件的操作电压使得所存储的比特信息更易受软失效的影响。

为了应对以上问题，诸如中央处理单元之类的半导体装置通过使用附加于形成一个字的信息的比特组之上的一比特奇偶校验信息(parity information)，来检测由于软失效等而引起的错误的发生。

日本早期公开专利公布No.2007-80945

日本早期公开专利公布No.1-287944

日本早期公开专利公布No.2006-196841

如果错误发生在形成一个字的信息的多个被存储比特之一中，则可以通过使用上述奇偶校验位来检测错误已发生在一个比特中。

然而，如果错误同时发生在形成一个字的信息的多个被存储比特之中的两个或偶数个比特中，则不可以利用一比特奇偶校验信息来检测错误已发生在一个字的信息中。

为防止软失效的发生，例如提出了在两个主从触发器电路之间设置装置隔离层，但是这样的装置隔离层的设置涉及装置面积增加的问题。

发明内容

此说明书中描述的本发明的一个目的是提供如下的半导体装置：在该半导体装置中作出了规定以防止错误同时发生在多个被存储比特之中的偶数个比特中。

根据此说明书中公开的实施例的一个方面，提供了一种半导体装置，该半导体装置包括：第一主从触发器电路，该第一主从触发器电路具有第一主锁存电路和第一从锁存电路，第一主锁存电路与第一时钟信号同步地接收并锁存第一数据信号，第一从锁存电路与第二时钟信号同步地接收并锁存来自第一主锁存电路的第一数据信号；以及第二主从触发器电路，该第二主从触发器电路与第一主从触发器电路并排地被布置，并且该第二主从触发器电路具有第二主锁存电路和第二从锁存电路，第二主锁存电路与第三时钟信号同步地接收并锁存第二数据信号，第二从锁存电路与第四时钟信号同步地接收并锁存来自第二主锁存电路的第二数据信号，并且其中第二主从触发器电路的第二从锁存电路被布置得邻近第一主从触发器电路的第一主锁存电路，并且第二主从触发器电路的第二主锁存电路被布置得邻近第一主从触发器电路的第一从锁存电路。

根据此说明书中公开的实施例的一个方面，提供了一种半导体装置，该半导体装置包括：多个主从触发器电路的排列，所述多个主从触发器电路每个都具有主锁存电路和从锁存电路，主锁存电路与第一时钟信号同步地接收并锁存第一数据信号，从锁存电路与第二时钟信号同步地接收并锁存来自主锁存电路的第一数据信号，并且其中多个主从触发器电路中的一个主从触发器电路的主锁存电路被布置得邻近多个主从触发器电路中的另一个主从触发器电路的从锁存电路，并且所述一个主从触发器电路的从锁存电路被布置得邻近所述另一个主从触发器电路的主锁存电路。

附图说明

图1是示出此说明书中公开的半导体装置的第一实施例的示图。

图2是示出图1中描绘的触发器电路组的示图。

图3是图1中描绘的主从触发器电路的电路图。

图4是示出邻近的主从触发器电路中主锁存电路之间的距离和从锁存电路之间的距离的示图。

图5是示出此说明书中公开的半导体装置的第一实施例的修改例的示图。

图6是示出此说明书中公开的半导体装置的第二实施例的示图。

图7是图6中描绘的主从触发器电路的电路图。

图8是示出此说明书中公开的半导体装置的第三实施例的示图。

图9是示出此说明书中公开的半导体装置的第三实施例的第一修改例的示图。