[发明专利]一种并行可调节的伪随机序列发生器设计无效
| 申请号： | 201110435166.2 | 申请日： | 2011-12-22 |
| 公开（公告）号： | CN102736891A | 公开（公告）日： | 2012-10-17 |
| 发明（设计）人： | 杨军;赵嘎;王小军;舒平平;张伟平;董寅;陈成;张凯;杜琛 | 申请（专利权）人： | 云南大学 |
| 主分类号： | G06F7/58 | 分类号： | G06F7/58 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 650091*** | 国省代码： | 云南;53 |
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| 摘要： | |||
| 搜索关键词： | 一种 并行 调节 随机 序列 发生器 设计 | ||
【权利要求书】：
1.一种基于FPGA的可多位并行输出，数据率可调节，m序列级数可配置的伪随机序列发生器，其包括：一个可调节级数的线性反馈移位寄存器组，用于产生特定级数的伪随机序列；一个多路控制器，用于产生多个移存器的级数控制信号；一个数据率控制装置，控制数据率步进可调，其特征是：在移位寄存器的基础上,通过线性反馈函数（即m序列）来产生伪随机序列，利用VHDL硬件描述语言编程实现各个控制模块，最后设计顶层文件使各个模块连接起来构成并行可调节的伪随机数产生器，使其能够在FPGA开发平台上实现伪随机序列的产生。
2.根据权利要求1所述的基于FPGA的伪随机序列产生器设计，其特征是：所述的线性反馈移存器组能够根据输入的控制信号产生m序列级数为2-64的任一级伪随机序列。
3.根据权利要求1所述的基于FPGA的伪随机序列产生器设计，其特征是：所述的数据率控制装置，能够根据接入的时钟信号时钟，产生特定分频比的时钟信号，并按百分比步进可调，控制数据率增加或者减少。
4.根据权利要求1所述的基于FPGA的伪随机序列产生器设计，其特征是：利用FPGA的灵活性与可重构性，可根据需要，灵活添加或减少可调级数的线性反馈移位寄存器个数，多路移存器控制模块能够控制各移存器独立产生m序列级数不同伪随机序列。
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