[发明专利]一种实时并行的电子稳像系统设计方法

说明书

技术领域

本发明属于图像处理领域，涉及一种实时并行的电子稳像系统设计方法。

背景技术

电子稳像技术是应用计算机数字图像处理和电子技术相结合的方法，去除因为平台随机运动而引入的图像扰动，致使图像序列稳定的技术。电子稳像系统在国外已经有20多年的研究历史进入到21世纪，稳像技术在应用上有了长足的进步。其中，典型代表有NavLab-1系统和NavLab-5系统，这类系统采用FPGA器件对对摄取的图像进行稳像处理，达到很高的处理速率，但由于FPGA芯片开发困难，很难做到实时性，尤其是实现大规模图像的实时并行处理。

国内对于数字稳像技术的研究起步较晚，但随着稳像技术的需求日益广泛，近年来不少研究者致力于基于DSP的电子稳像的研究与实现。多DSP的电子稳像的研究过程中发现，DSP个数的确定非常关键。但是对于目前存在的多DSP稳像系统，难以具有针对性地、定量的通过计算所需的乘并累加MAC操作来确定所需的DSP个数，从而使得系统的没有达到较高的实现效率。

发明内容

为了解决现阶段FPGA电子稳像的由于开发困难难以满足系统实时性的要求以及多DSP稳像系统设计时难以精确的确定系统所需的DSP个数的问题，本发明提出了一种实时并行电子稳像系统的设计方法，该方法能够满足电子稳像的实时性的要求以及较佳地确定系统所需DSP个数的要求，改善了系统的稳像效果。

一种实时并行电子稳像系统的设计方法，具体设计的步骤如下：

步骤一：确定处理图像时的RBWTCFS算法所需的乘并累加MAC操作次数，进而计算电子稳像系统所需的DSP个数为n；

所述的RBWTCFS算法分为频域收缩和红-黑小波变换再收缩2个步骤，其中频域收缩又分为前向傅立叶变换、系数收缩和反傅立叶变换3个步骤，红-黑小波变换也同样分为前向小波变换、系数收缩和小波合成3个步骤，取4次小波变换；

在本步骤中，设原始图像大小为M×N，计算上述整个RBWTCFS算法的乘并累加MAC操作次数为：

94M×N×log2(N×M)+1838M×N]]>

根据DSP的处理速度以及整个RBWTCFS算法的乘并累加MAC操作数确定所需的DSP个数；

步骤二：根据所确定的DSP的个数，设计电子稳像系统的配套硬件部分，以实现实时并行电子稳像系统的设计；

所述的电子稳像系统配套硬件部分包括前端数据输入模块、多处理器并行模块、后端数据输出模块、存储器模块和供电模块；

所述的前端数据输入模块与第1个DSP连接，后端数据输出模块与第n个DSP连接；多处理器并行模块采用PCI-to-PCI的桥芯片扩展成第二级PCI总线，二级PCI总线与一级PCI总线连接，每个DSP均接在第二级PCI总线上；同时n个DSP分别与SFP-SRAM连接；每个DSP分别与存储器模块中对应的一个SDRAM连接；

在供电模块提供电源的情况下，前端数据输入模块负责将需要处理的图像数据传输到第1个DSP上，然后第1个DSP负责通过扩展后的第二级PCI总线，将图像数据分配到其余的n-1个DSP上实现多DSP的并行处理，并将处理的结果存入各自的SDRAM中；图像数据处理完毕后将前n-1个DSP的处理结果存入第n个DSP的SDRAM中，后端数据输出模块负责将处理后的图像数据输出。

有益效果

(1)本发明采用RBWTCFS算法用于确定电子稳像系统所需的DSP个数，有效的解决了现有技术中难以较佳地确定系统所需的DSP个数的问题；同时多DSP并行处理设计，解决了现阶段FPGA电子稳像由于开发困难难以满足系统实时性的缺陷，实现了图像处理实时性的要求。