[发明专利]延迟锁定环

说明书

相关申请的交叉引用

本申请要求于2011年8月10日提交的第10-2011-0079534号韩国专利申请的优先权，其全部内容通过引用结合于此。

技术领域

本发明的示例性实施例涉及一种应用于半导体器件中的延迟锁定环(DLL)，更具体而言涉及一种闭环型的DLL。

背景技术

通常，诸如双数据率同步DRAM(DDR SDRAM)的集成电路包括延迟锁定环(DLL)，用于通过补偿在使用外部时钟信号时在内部电路中出现的时间延迟而使内部时钟信号和外部时钟信号具有相同的相位。这里，延迟锁定环接收外部时钟信号并且通过预先施加负延迟来补偿在时钟路径和数据路径之中的延迟，从而使集成电路输出的数据与外部时钟信号同步。

图1是常规DLL的框图。

参见图1，DLL 100包括输入缓冲器单元110、可变延迟线120、输出驱动器130、复制延迟单元140、相位比较单元150和延迟控制单元160。输入缓冲器单元110将外部时钟EXTCLK缓冲以输出内部时钟INTCLK。可变延迟线120响应于延迟控制信号DELY_CTRL将内部时钟INTCLK延迟第一延迟量以输出延迟锁定的时钟DLLCLK。输出驱动器130经由DQ焊盘(未示出)将延迟锁定的时钟DLLCLK输出到外部。复制延迟单元140将延迟锁定的时钟DLLCLK延迟第二延迟量(D3)以输出反馈时钟FBCLK。相位比较单元150将内部时钟INTCLK的相位与反馈时钟FBCLK的相位进行比较。延迟控制单元160响应于相位比较单元150的输出而生成延迟控制信号DELY_CTRL。

这里，第二延迟量(D3)是与在时钟路径之中的实际延迟相等的复制延迟量。第二延迟量(D3)被定义成是在DLL 100的输入路径之中的延迟量(D1)与在输出路径之中的延迟量(D2)之和。输入路径是从输入外部时钟EXTCLK的焊盘(未示出)到生成内部时钟INTCLK的点的路径。输出路径是从生成延迟锁定的时钟DLLCKL的点到DQ焊盘的路径。

下面将详细说明DLL 100的操作。假设：可变延迟线120的第一延迟量的默认/初始值被设定成“0”。

在初始操作时，输入缓冲器单元110将外部时钟EXTCLK缓冲以将内部时钟INTCLK输出至可变延迟线120，并且可变延迟线120使内部时钟INTCLK不带延迟地通过，因为可变延迟线120的第一延迟量最初被设定成“0”。

随后，复制延迟单元140将延迟锁定的时钟DLLCLK延迟第二延迟量(D3)以将反馈时钟FBCLK输出至相位比较单元150。这里，第二延迟量(D3)是与在时钟路径之中的实际延迟相等的复制延迟量，并且被设定成是在DLL 100的输入路径之中的延迟量(D1)与在输出路径之中的延迟量(D2)之和。也就是说，第二延迟量(D3)等于输入缓冲器单元110的延迟量(D1)与输出驱动器130的延迟量(D2)之和。

相位比较单元150将内部时钟INTCLK的相位与反馈时钟FBCLK的相位进行比较。延迟控制单元160响应于相位比较单元150的输出来生成延迟控制信号DELY_CTRL。

相应地，可变延迟线120响应于延迟控制信号DELY_CTRL将内部时钟INTCLK延迟受控的第一延迟量，以输出延迟锁定的时钟DLLCLK。

在DLL 100的操作期间重复上述操作，其中当内部时钟INTCLK的相位与反馈时钟FBCLK的相位同步时，可变延迟线120的第一延迟量变为锁定的。

图2是说明图1所示的DLL 100的锁定状态的波形图。

参见图2，在点‘A’处，内部时钟INTCLK的相位与反馈时钟FBCLK的相位同步。此时，延迟锁定的时钟DLLCLK落后于内部时钟INTCLK第一延迟量(N*tCK-D3)。这里，tCK是外部时钟EXTCLK的单位周期。

同时，一旦可变延迟线120的第一延迟量(N*tCK-D3)被确定/锁定，则在每个期望的时间段执行用于更新可变延迟线的延迟量的操作。这里，在延迟锁定的时钟DLLCLK中由于噪声可能出现抖动，于是该更新操作对此抖动进行补偿。