[发明专利]利用均匀氧化物层形成于晶体管中的嵌埋Σ形半导体合金

说明书

技术领域

本揭示内容大体有关于集成电路的制造，且更特别的是有关于包含∑形嵌埋半导体材料(例如，嵌埋半导体合金)的晶体管以便增强晶体管之信道区的电荷载子迁移率。

背景技术

复杂集成电路的制造需要提供大量的晶体管组件，彼等为复杂电路的主要电路组件。例如，在目前市售复杂集成电路中有数百万个晶体管。一般而言，目前实施多种制程技术，其中对于复杂的电路，例如微处理器、储存芯片、及类似物，基于在操作速度及/或耗电量及/或成本效率方面有优异的特性，MOS技术目前为最有前途的方法。在MOS电路中，场效晶体管，亦即，p型信道晶体管及/或n型信道晶体管，用来形成电路组件，例如反相器及其它逻辑闸，以设计高度复杂的电路总成，例如CPU、储存芯片、及类似物。在使用MOS技术来制造复杂集成电路的期间，在包含结晶半导体层的基板上形成晶体管。MOS晶体管或一般的场效晶体管，不论是n型信道晶体管还是p型信道晶体管，都包含所谓的pn接面，其系由高度掺杂汲极及源极区与配置于汲极区、源极区间之反向或弱掺杂信道区的接口形成。信道区的导电率，亦即，导电信道的驱动电流能力，由形成于信道区附近以及用薄绝缘层与其隔开的栅极控制。信道区在因施加适当控制电压至栅极而形成导电信道时的导电率取决于掺杂物浓度、电荷载子的迁移率，以及对于在晶体管宽度方向有给定延伸部份的信道区，也取决于源极及汲极区之间的距离，它也被称作信道长度。因此，缩短信道长度以及减少与其相关的信道电阻率为增加集成电路操作速度的主要设计准则。

然而，晶体管尺寸的持续微缩(shrinkage)涉及与其相关的多种问题，必须予以解决以免不当地抵消藉由持续缩短MOS晶体管之信道长度所得到的效益。例如，汲极及源极区在垂直方向及横向需要高度精密的掺杂物分布以便考虑到低值的片电阻率及接触电阻率与所欲的信道可控制性。此外，也可将栅极介电材料设计成有减少的信道长度以便保持必要的信道可控制性。不过，有些用以维持高信道可控制性的机构对于晶体管信道区的电荷载子迁移率也可能有负面影响，从而部份抵消藉由缩短信道长度所得到的效益。

由于持续缩减关键尺寸(亦即，晶体管的栅极长度)需要调整及或许要新开发高度复杂的制程技术，而且也可能造成因迁移率劣化而有较不显着的效能增益，因此已有人提议藉由提高有给定信道长度之信道区的电荷载子迁移率来增强晶体管组件的信道导电率，从而使得效能改善可与要求极端缩放关键尺寸的技术标准可比拟，同时避免或至少延迟许多与装置缩放有关的制程调整。

提高电荷载子迁移率的有效机构之一是修改信道区的晶格结构，例如，藉由在信道区附近产生拉伸或压缩应力以便在信道区中产生对应应变，这分别会导致电子、电洞的迁移率改变。例如，对于有标准晶体组态(亦即，具有与<110>方向对齐之信道长度的(100)表面取向)的活性硅材料，在信道区中产生拉伸应变来提高电子的迁移率，然后可直接转变成导电率的对应增量。另一方面，信道区的压缩应变可提高电洞的迁移率，从而提供增强p型晶体管之效能的可能性。集成电路制造引进应力或应变工程为极具前途的方法，因为带应变硅可视为“新型”的半导体材料，它使得制造快速强大半导体装置成为有可能而不需要昂贵的半导体材料，同时仍可使用许多公认有效的制造技术。

结果，已有人提出在信道区旁加入，例如，硅/锗材料以便引发能导致对应应变的压缩应力。在形成硅/锗材料时，选择性地使PMOS晶体管的汲极及源极区凹陷以形成腔穴，同时屏蔽NMOS晶体管，随后用磊晶生长法，在PMOS晶体管的腔穴中选择性地形成硅/锗材料。