[发明专利]一种LDPC解码器及其实现方法

权利要求书

1.一种LDPC解码器，至少包括：

输入缓冲单元，包括H矩阵阵列单元、V矩阵阵列单元以及初始信息存储单元，该输入缓冲单元接收初始化后的输入数据后，并将其写入该H矩阵阵列单元与该初始信息存储单元；

状态控制及地址产生模块，用于实现整个解码器的控制功能及产生校验节点处理模块与变量节点处理模块处理阶段的地址信息；

校验节点处理模块，包含5个校验节点处理单元，在该状态控制及地址产生模块控制下，读取该H矩阵阵列单元的数据完成所有校验节点到变量节点的更新，并将当前次迭代的校验节点到比特节点的信息存储于该V矩阵阵列单元；

变量节点处理模块，连接于该V矩阵阵列单元与该初始信息存储单元，其包含9个变量节点处理单元，用于完成所有变量节点到校验节点的更新，并同时将当前变量节点在当前次迭代过程中得到的硬判决结果输出至判决码字存储单元；以及

判决码字存储单元，将译码结束的信息码字输出。

2.如权利要求1所述的LDPC解码器，其特征在于：该LDPC解码器还包括LMN寄存器组与ZMN寄存器组，该LMN寄存器组用来存储该校验节点处理模块运算完成的校验节点到变量节点的信息；该ZMN寄存器组用于存储该变量节点处理模块运算完成的变量节点到校验节点的信息。

3.如权利要求2所述的LDPC解码器，其特征在于：该LDPC解码器还包括一索引表存储单元，用于存储不同码率的索引，并在译码完成后，输出信息码字至判决码字存储单元。

4.如权利要求1所述的LDPC解码器，其特征在于：该校验节点处理模块的5个校验节点处理单元同时工作，经过4个周期，完成18个校验节点的运算，经过256*4个周期完成一次所有校验节点到变量节点的更新。

5.如权利要求4所述的LDPC解码器，其特征在于：该校验节点处理模块利用上一次迭代周期相应变量节点的硬判决结果代入校验矩阵判断公式，得到相应信息是否满足当前校验，当所有的信息都满足校验式时，迭代结束；或者达到最大迭代次数时，译码结束。

6.如权利要求5所述的LDPC解码器，其特征在于：该校验节点处理模块采用流水线技术设计，将处理单元划分为多级流水处理。

7.如权利要求6所述的LDPC解码器，其特征在于：该校验节点处理模块采用9级流水线结构设计。

8.如权利要求1所述的LDPC解码器，其特征在于：该变量节点处理模块的9个变量节点处理单元经过4个周期，完成36个VNU节点的运算，经过256*4个周期后完成一次所有的变量节点到校验节点的更新。

9.如权利要求8所述的LDPC解码器，其特征在于：该变量节点处理模块采用流水线技术设计，将处理单元划分为多级流水处理。

10.如权利要求9所述的LDPC解码器，其特征在于：该变量节点处理模块采用7级流水线结构设计。

11.如权利要求1所述的LDPC解码器，其特征在于：该H矩阵阵列单元由30个9位数据宽度的RAM组成，其最高位存储的是上次迭代译码输出，低8位是上次迭代的比特节点到校验节点的信息。

12.如权利要求1所述的LDPC解码器，其特征在于：该V矩阵阵列单元由27个8位数据宽度的RAM组成，8位存储的是本次迭代的校验节点到比特节点的信息。

13.如权利要求1所述的LDPC解码器，其特征在于：该判决码字存储单元为一9位宽度、1024深度的存储器。

14.如权利要求3所述的LDPC解码器，其特征在于：该索引表存储单元用来存储9216*2个索引表，0-9215存储的是1/2码率的索引，9216-18431存储的是3/4码率的索引，译码完成后，按照该索引表存储单元的顺序将9216个码字重新排列。

15.如权利要求2所述的LDPC解码器，其特征在于：该LMN寄存器组包含两组寄存器阵列，每一组为27*4的寄存器阵列；该ZMN寄存器组也包含两组寄存器阵列，每一组为30*4的寄存器阵列。

16.如权利要求2所述的LDPC解码器，其特征在于：该LDPC解码器采用VLSI硬件架构。