[发明专利]半导体装置及半导体包装

说明书

本申请提供一种在一个芯片内形成着晶体管及肖特基势垒二极管的构成中，能够确保晶体管的耐压并降低肖特基势垒二极管的顺向电压的半导体装置、以及用树脂包装覆盖半导体装置而成的半导体包装。半导体装置1包含半导体层22、形成在半导体层22上且构成晶体管11的晶体管区域D、及形成在半导体层22上且构成肖特基势垒二极管10的二极管区域C，且二极管区域C的半导体层22比晶体管区域D的半导体层22薄。

技术领域

本发明涉及一种半导体装置及使用树脂包装覆盖此半导体装置而成的半导体包装。

背景技术

专利文献1中公开的半导体装置中内置了连接在源极、汲极间的肖特基势垒二极管。更详细来说，所述半导体装置中，在层叠于n型半导体基板上的n型半导体层的表层部，形成着p型基极层。并且，形成从n型半导体层表面掘入而贯穿p型基极层的沟槽，且于沟槽的侧壁及底面上形成着栅极绝缘膜。沟槽内嵌入着栅极电极。在p型基极层的表层部形成着n型扩散层。

借此，在所述半导体装置中形成沟槽栅极型晶体管。在所述晶体管中，n型扩散层为源极区域，n型半导体层为汲极区域，在n型扩散层与n型半导体层之间的p型基极层和栅极绝缘膜的界面附近形成通道，由此在源极区域与汲极区域之间流通电流。

在n型半导体层的表面层叠着金属层。金属层通过与n型扩散层接触而发挥源极电极的功能，并且通过在n型半导体层的表面与p型基极层外的区域接触，而在该区域与金属层之间形成肖特基接合。这样，所述半导体装置中，在一个芯片内形成晶体管和肖特基势垒二极管。

先行技术文献

专利文献

专利文献1：日本专利特开2009-59860号公报

发明内容

为了确保晶体管的耐压，n型半导体层的厚度需要为特定以上的厚度。所述n型半导体层的厚度在专利文献1的半导体装置中，形成着晶体管的区域、和形成着肖特基势垒二极管的区域内是相等的。因此，虽然能够确保晶体管的耐压，但是在肖特基势垒二极管的区域，n型半导体层设为必要以上的厚度，所以肖特基势垒二极管的直流电阻变大。因此，难以降低肖特基势垒二极管的顺向电压(VF)。

所以，本发明的目的在于提供一种在一个芯片内形成着晶体管及肖特基势垒二极管的构成中，能够确保晶体管的耐压，并降低肖特基势垒二极管的顺向电压的半导体装置、以及用树脂包装覆盖所述半导体装置而成的半导体包装。

本发明的半导体装置包含半导体层、形成在所述半导体层上且构成晶体管的晶体管区域、及形成在所述半导体层上且构成肖特基势垒二极管的二极管区域，且所述二极管区域的所述半导体层比所述晶体管区域的所述半导体层薄(技术方案1)。

根据所述构成，在晶体管区域中，半导体层的厚度为了确保晶体管的耐压而设为必要厚度，另一方面，二极管区域中可以将半导体层的厚度设为必要最小限度。借此，可以降低肖特基势垒二极管的直流电阻，从而能够降低其顺向电压。也就是说，能够使半导体层的厚度在晶体管区域及二极管区域中分别最佳化，因此在一个芯片内形成着晶体管及肖特基势垒二极管的构成中，能够确保晶体管的耐压，并降低肖特基势垒二极管的顺向电压。

优选为所述二极管区域的所述半导体层比所述晶体管区域的所述半导体层薄1μm以上(技术方案2)。

优选为所述二极管区域的所述半导体层的厚度为2.5μm以上(技术方案3)。

根据所述构成，可以确保肖特基势垒二极管的最低限度的耐压。

优选为当所述晶体管是具有从所述晶体管区域的所述半导体层表面掘入的第1沟槽的沟槽型晶体管时，所述第1沟槽的底面、与所述二极管区域的所述半导体层的表面，在所述半导体层的厚度方向上位于相同位置上(技术方案4)。