[发明专利]在高压NPN三极管中集成中压NPN三极管的方法

说明书

技术领域

本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种在高压NPN三极管中集成中压NPN三极管的方法。

背景技术

在一些应用领域中，例如便携式应用，由于依靠电池驱动，因此希望器件的耐压能够满足电池需求。由于器件性能和器件耐压本身是一对矛盾，越高的耐压，会导致越低的性能。因此希望耐压能够在满足电池需求的基础上尽可能低。现有技术中，高压NPN三极管的耐压值通常为6V～7V，高速NPN三极管的耐压值通常为1.8V。现有技术中，一般希望器件的耐压达到电池供电电压的1.2倍左右，因此在高压NPN三极管和高速NPN三极管之间，希望能够实现一个耐压大约在4V左右的NPN三极管，称之为中压NPN三极管。现有中压三极管的制造方法和高速三极管类似，就是集电区进行一次注入实现，现有中压NPN三极管的集电区的注入的剂量介于高速管和高压管之间，通过调节器件的集电区掺杂来实现现有中压三极管的集电区的形成。对现有一些NPN三极管器件结构来说，由于没有外延，因此没有深埋层，中压NPN三极管的器件性能会受到影响。

现有高压、中压和高速NPN三极管的结构都类似，如图1所示，是现有高压NPN三极管的结构示意图。现有高压NPN三极管形成半导体衬底201上、有源区浅槽场氧203隔离即有源区的隔离结构为浅沟槽隔离，集电区214由形成于所述有源区的N型离子注入区组成，在集电区214的周侧的所述浅槽场氧203底部形成有N型赝埋层202，所述赝埋层202和所述集电区214相接触连接，并在所述赝埋层202顶部的所述浅槽场氧中形成有深孔接触204，该深孔接触204和所述赝埋层202接触并引出集电极。在所述有源区顶部形成有P型锗硅外延层，和所述集电区214相接触的所述锗硅外延迟为本征基区212，延伸到所述浅槽场氧203上的所述锗硅外延层为外基区208。基区窗口介质层213形成一基区窗口，该基区窗口定义出基区的位置。由形成于所述本征基区211上的一N型多晶硅组成发射区210，所述发射区210和所述本征基区211的接触区域由发射区窗口定义，所述发射区窗口由发射区窗口介质层209刻蚀后形成。在所述发射区210的侧面形成有侧墙212。在所述外基区208和所述发射区210上分别形成有金属接触206，并分别引出基极和发射极。在器件区域还形成有一层间膜205，该层间膜205用于在器件的底部区域和顶部金属层之间形成隔离。金属接触206和所述深孔接触204都穿过所述层间膜205。在所述层间膜205上还形成有金属层207，该金属层207实现器件的发射极、基极和集电极的连接。

现有高压、中压和高速NPN三极管的集电区214的掺杂都是在刻蚀所述基区窗口介质层213并形成所述基区窗口后进行离子注入来掺杂的，通过通过不同的光罩，不同的掺杂剂量来实现不同的耐压的器件。其中非常重要的是若要实现高耐压器件，所述赝埋层202的掺杂必须是低扩散速率的掺杂元素，否则一旦所述赝埋层202在热过程中横向或者纵向扩散发生，就会导致高压器件耐压不够，无法满足要求，如图1所示，在有源区两侧的所述赝埋层202是不会在所述有源区的底部实现连接的。

因此在此基础上调节高速和中压NPN三极管器件就必须通过合适的集电区214的注入来实现。但是由于集电区214注入的工艺本身并不能精准定位掺杂的分布，注入本身就会导致注入的掺杂元素会在一定的深度并呈现一定的分布。这就导致中压NPN三极管的集电区214的掺杂受到抑制，原因就是注入导致的掺杂在表面的散布抑制了耐压能力的提升，从而导致中压NPN三极管和高压NPN三极管相比，在BVCEO满足要求的情况下，BVCBO并没有减小。这就说明了现有中压NPN三极管来说，集电区的掺杂浓度分布不够合理，表面太浓，而底部还比较淡，导致提前发生BVCEO，使得中压NPN三极管的性能无法得到最优化。

发明内容

本发明所要解决的技术问题是提供一种在高压NPN三极管中集成中压NPN三极管的方法，能降低中压NPN三极管的集电区的离子注入导致的掺杂散布，同时提高中压NPN三极管的集电区的底部的掺杂浓度，从而能优化中压NPN三极管的器件性能。

为解决上述技术问题，本发明提供一种在高压NPN三极管中集成中压NPN三极管的方法包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底上分为高压NPN三极管区域和中压NPN三极管区域；采用光刻刻蚀工艺在所述半导体衬底上形成浅沟槽，所述浅沟槽隔离出有源区。

步骤二、采用N型离子注入工艺在各有源区两侧的所述浅沟槽的底部形成赝埋层。