[发明专利]静电放电保护电路

说明书

技术领域

本发明涉及静电放电保护，并且具体涉及用于保护电路免受由于静电放电事件引起的损害的电路。

背景技术

集成电路常常暴露于潜在损害的静电电荷。例如，制作期间，集成电路晶片可暴露于电荷。这种电荷可来自于产生带电颗粒的等离子蚀刻技术或其他工艺。作为另一例子，当工人无意中触摸电路封装上的暴露引脚，或当该封装由于封装在托盘中的移动而带静电电荷时，封装集成电路可暴露于电荷。

这些静电电荷能够损害集成电路上的敏感电路。例如，当暴露于过大电流时，集成电路上的晶体管或其他电元件就能受到损害。

为了降低静电电荷对敏感电路的影响，集成电路可具有静电放电保护电路。传统的静电放电保护电路包括多晶硅电阻器，其提供期望的电阻值。随着集成装置朝着更高级技术节点攀登(即28nm及更高的互补金属氧化半导体工艺)，制作设计规则对多晶硅电阻的布置产生限制。结果，在这类集成电路中形成的多晶硅电阻可提供非常大的电阻值，并且因此不能够提供足够的静电放电保护。

发明内容

集成电路可包括静电放电(ESD)保护电路。ESD保护电路可为部分用于驱动芯片外信号的输出驱动器电路。

ESD保护电路可关联各自的输入-输出引脚，电流可通过后者在静电放电事件期间流进集成电路装置。ESP保护电路可包括多个n沟道晶体管，其在输出节点和接地端子之间并联连接。输出节点可连接至关联该ESD保护电路的输入/输出(I/O)引脚。可在衬底(例如硅衬底)中形成n沟道晶体管。

ESD保护电路中的每个n沟道晶体管都可具有：栅极；漏极端子，其通过第一组金属路径连接至输出节点；源极端子，其通过第二组金属路径连接至接地端子。第一和第二组金属路径在ESD保护电路的下拉电流路径中提供期望的电阻，以便足够的电流可流经ESD保护电路，而不损害装置上的内部敏感电路。

可不使用多晶硅电阻器形成ESD保护电路。ESD保护电路中的邻近n沟道晶体管可共享虚拟结构(dummy structure)，后者用于满足密度要求。可不使用电阻多晶硅掩模(有时称为硅化物块掩模)形成ESD保护电路，因为金属路径能够提供足够的下拉电阻。

在一种适当的布置中，ESD保护电路中的n沟道晶体管关于彼此镜像(例如，邻近n沟道晶体管的漏极扩散区域仅由单一虚拟多晶硅结构分离，而邻近n沟道晶体管的源极扩散区域仅由单一虚拟多晶硅结构分离)。在该镜像构造中，可使用在M1金属布线层(例如，最接近衬底的金属布线层)中形成的第一组金属路径使两个邻近n沟道晶体管的漏极端子短路，而可使用第二组金属路径使两个邻近n沟道晶体管的源极端子短路。可将第一组金属路径中的金属路径布线(折叠)在两个相邻晶体管的栅极上，其中两个相邻晶体管的漏极端子相连。可将第二组金属路径中的金属路径布线(折叠)在两个相邻晶体管的栅极上，其中两个相邻晶体管的源极端子短路。可使用布线在更高金属布线层(例如，M1金属层之上的金属布线层)上的金属将第一组金属路径短路。可使用在更高金属布线层布线的金属将第二组金属短路。使用该交错金属布线布置形成金属路径可为ESD保护电路提供期望的下拉电阻。

在另一适当布置中，ESD保护电路中的n沟道晶体管不关于彼此镜像(例如，给定晶体管的漏极扩散区域和临近晶体管的源极扩散区域由单一虚拟结构分离)。在该非镜像构造中，第一组金属路径可连接至给定晶体管的漏极扩散区域，而第二组金属路径可连接至给定晶体管的源极扩散区域。可将第一和第二组金属路径中的金属路径布线(折叠)在给定晶体管的栅极端子上。可使用在更高金属布线层上布线的金属将第一组金属路径短路。可使用在更高金属布线层上布线的金属将第二组金属路径短路。使用该折叠金属布线布置形成金属路径可为ESD保护电路提供期望的下拉电阻。

通过附图和以下详细说明，本发明的进一步特征、其特点和各种优点将变得明显。

附图说明

图1示出具有依照本发明实施例的静电放电保护电路的例示性集成电路图。

图2示出作为依照本发明实施例的部分集成电路输出驱动器的例示性静电放电保护电路的电路图。

图3示出具有多晶硅电阻器的传统静电放电保护电路的顶视图。

图4示出依照本发明实施例的静电放电保护电路的例示性电路实施例的示意图。

图5和图6示出依照本发明的例示性静电放电保护电路的顶视图。

图7示出依照本发明的实施例，在形成图5和图6的静电放电保护电路中包含的例示性步骤图。