[发明专利]非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2010年12月30日提交的韩国专利申请No.10-2010-0138837的优先权，本文通过引用包括该申请的全部内容。

技术领域

本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种具有三维(3D)结构的非易失性存储器件及其制造方法，在所述非易失性存储器件中沿着从衬底垂直突出的沟道形成存储器单元。

背景技术

非易失性存储器件即使在电源被切断的情况下也能保留其中所储存的数据。目前，广泛使用了各种非易失性存储器件，诸如快闪存储器。

随着在硅衬底之上制成单层的二维存储器件的集成度的提高达到极限，引入了通过沿着从硅衬底垂直突出的沟道层叠多个存储器单元而制成的三维非易失性存储器件。

图1是说明一种三维非易失性存储器件的截面图。

参见图1，在衬底10之上设置了用于形成管沟道晶体管的栅电极的第一导电层11、交替层叠第一层间电介质层12和第二导电层13以形成多层存储器单元的结构、以及顺序层叠第二层间电介质层16、第三导电层17和第二层间电介质层16以形成选择晶体管的结构。

形成一对单元沟道孔以穿透第一层间电介质层12和第二导电层13的层叠结构，在第一导电层11中设置管沟道孔以将上述一对单元沟道孔的下部相互耦接。一对选择沟道孔穿透第二层间电介质层16、第三导电层17和第二层间电介质层16的层叠结构。

在单元沟道孔和管沟道孔的内壁上设置存储器栅绝缘层14，并用第一沟道层15填充设置有存储器栅绝缘层14的管沟道孔和单元沟道孔。另外，在与第二层间电介质层16、第三导电层17和第二层间电介质层16的层叠结构相邻的选择沟道孔的内壁上设置栅绝缘层18，并用第二沟道层19来填充选择沟道孔中的设置有栅绝缘层18的部分。

结果，在衬底10之上设置了管沟道晶体管、多层存储器单元和选择晶体管。管沟道晶体管包括第一导电层11、形成在管沟道孔内部的存储器栅绝缘层14和第一沟道层15。多层存储器单元包括形成在一对单元沟道孔内部的存储器栅绝缘层14和第一沟道层15以及沿着存储器栅绝缘层14和第一沟道层15垂直层叠的第二导电层13。沿着一对单元沟道孔中的一个的多层存储器单元与沿着一对单元沟道孔中的另一个的多层存储器单元通过缝隙S而彼此隔开。选择晶体管包括形成在一对选择沟道孔内部的栅绝缘层18和第二沟道层19以及第三导电层17。沿着一对选择沟道孔中的一个的选择晶体管与沿着一对选择沟道孔中的另一个的选择晶体管通过缝隙S而彼此隔开。

在上述三维非易失性存储器件的结构中，沟道层没有与衬底直接耦接。这意味着三维非易失性存储器件不包括起到形成阱拾取区域(well pick-up region)的衬底本体的作用的层。因此，在图1中的已知的三维非易失性存储器件中，不可以通过施加擦除电压到衬底本体来执行数据擦除操作，已知的三维非易失性存储器件改为通过基于栅致漏极泄漏效应(GIDL)供应空穴来执行擦除操作。

然而，当基于GIDL效应来执行擦除操作时，擦除率可能会因为没有供应足够的空穴而降低。具体来说，随着垂直设置的沟道层的长度增加，擦除率进一步降低。

发明内容

本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件可以在存储器单元的沟道层没有直接与衬底耦接的情况下通过提供起衬底本体作用的层来执行F-N隧穿擦除操作。

根据本发明的一个示例性实施例，一种非易失性存储器件，包括存储串，所述存储串包括串联耦接的多个存储器单元，所述非易失性存储器件包括：所述存储串，所述存储串包括第一半导体层和第二导电层，所述第一半导体层与所述第二导电层之间具有存储器栅绝缘层；第一选择晶体管，所述第一选择晶体管包括与第一半导体层的一端耦接的第二半导体层；第二选择晶体管，所述第二选择晶体管包括与第一半导体层的另一端耦接的第三半导体层；以及第四半导体层，所述第四半导体层与没有设置第二导电层的区域中的第一半导体层接触。

根据本发明的另一个示例性实施例，一种用于制造包括存储串的非易失性存储器件的方法，所述存储串包括串联耦接的多个存储器单元，所述方法包括以下步骤：形成所述存储串，所述存储串包括第一半导体层和第二导电层，所述第一半导体层与所述第二导电层之间具有存储器栅绝缘层；以及形成分别与所述第一半导体层的一端和另一端耦接的第二半导体层和第三半导体层以及与没有设置所述第二导电层的区域中的第一半导体层耦接的第四半导体层。