[发明专利]一种用于高速和高精度模数转换器的时钟产生电路

说明书

技术领域

本发明涉及模数转换器技术，特别是涉及一种用于高速和高精度模数转换器的时钟产生电路。

背景技术

随着新一代无线通信时代的到来，通信系统中数字中频接收机对模数转化器ADC的速度和精度提出了更高的要求，ADC呈现往高速和高精度发展的趋势。对于高速和高分辨率的ADC而言，要求其中的量化器在很短的时间内达到很高的建立精度，由于量化器中的电路是两相交替建立的，因此要求控制量化器工作的双相不交叠时钟具有相同的脉冲宽度，以优化整个量化器的工作速度。ADC转换速度越高，量化器中电路可用的建立时间就更苛刻，为保证量化器的两相工作均正常，对时钟的占空比稳定处理就更为必要了。

现有技术的高速ADC时钟产生电路通常采用延迟锁定环(DLL)技术进行占空比稳定处理，利用DLL可实现Tclk/2(Tclk为一个时钟周期)延迟，同时还把这个延时转换为输出时钟的高电平脉宽，实现50％占空比的时钟输出。图1是现有技术中的高速ADC时钟电路方案，如图1所示高速ADC电路由采样保持电路6、量化器4、时钟产生电路1组成。采样保持电路6和量化器4对模拟输入Vi进行跟踪采样、保持和量化转换。时钟产生电路1提供采样保持电路6和量化器4所需的控制时钟，它由低噪声放大整形电路2、脉宽控制器7、延迟锁定环10、双相不交叠时钟产生电路3、和时钟缓冲器8组成。低噪声放大整形电路2对低压差分时钟输入信号CKip和CKin进行低噪声放大、差转单、整形处理，得到低抖动的标准逻辑电平脉冲信号Ks，提供给脉宽控制器7和延迟锁定环10；延迟锁定环10对输入的Ks信号进行延迟控制和延迟/脉宽转换，输出占空比稳定的时钟信号ck给双相不交叠时钟产生电路，现有传统的延迟锁定环电路框图如图4所示；双相不交叠时钟产生电路3的实施例如图2所示，对时钟ck进行双相不交叠处理，输出双相不交叠时钟f1和f2；时钟f1和f2经过时钟缓冲器8的驱动后，输出满足量化器4对时钟时序要求的f1b，f2b；脉宽控制器7的实施例如图3所示，用于产生采样电路6所需的采样时钟cks，并且实现时钟cks的上升沿由时钟f1上升沿控制，下降沿由时钟Ks控制。

如图1所示，延迟锁定环电路(DLL)10是ADC时钟产生电路1的核心模块，由图4可见，现有传统的延迟锁定环(DLL)由压控延迟线(VCDL)11、反相器8、脉宽控制器7、电荷泵(CP)13、低通滤波器(LPF)14构成。输入时钟信号Ks经过压控延迟线11后，得到延迟后的时钟Ksd(假设延迟时间为Td)，这里Td与延迟控制电压Vc成正比；脉宽转换器7将Ks和Ksd之间的延时Td转换为输出时钟ck的低脉冲，具体时序关系如图5所示。时钟Ks下降沿触发ck的下降沿，时钟Ksd下降沿则触发ck的上升沿，则ck的低脉冲宽度就是时钟Ks和Ksd之间的延时Td；时钟ck除了输出之外，还用于控制电荷泵13的输出电流Icp，ck为高时，Icp的值为+Ia，ck为低时，Icp的值为-Ia，这里负号表示相反的电流方向；电荷泵13输出的交变电流Icp送给低通滤波器14，由其对Icp进行积分，得到积分输出电压Vc，Vc用于控制压控延迟线11的输入输出延时Td。由此可见，整个延迟锁定环路是一个闭环负反馈环路，低通滤波器14的积分功能使得环路具有很高的增益，其反馈稳定的结果是电荷平衡，即Icp正向和反向的电流积分相等，这意味着ck高电平脉冲和低电平脉冲的宽度相等，从而实现时钟占空比稳定输出。