[发明专利]适应低延迟或高吞吐要求的协处理器指令执行方法及系统

说明书

技术领域

本发明涉及集成电路信息处理技术领域，尤其涉及一种适应低延迟或高吞吐要求的协处理器指令执行方法及系统。

背景技术

为了分担主处理器的工作，协处理器的使用在现代SOC系统中非常广泛。有的协处理器本身足够复杂，因此需要自己的指令集。对于这样的协处理器，需要一定的机制使其执行自己的指令。

以下是使用广泛的两种基本方法。

一、主处理器直接将指令发送给协处理器。这种方法要求主处理器频繁干预协处理器的工作，且每一条指令都有发送的时间，所以当要执行的指令较多时，效率低下。

二、主处理器告诉协处理器指令存放地址，协处理器自己读入指令并执行。这种方法下，主处理器被释放出来。协处理器可以连续的读入指令并执行，因此指令执行的吞吐量也高。但是因为协处理器需要访问公共内存，读入第一条指令的延迟较长。

有鉴于此，有必要提供一种适应低延迟或高吞吐要求的协处理器指令执行方法及系统以解决上述问题。

发明内容

本发明的目的在于提供一种适应低延迟或高吞吐要求的协处理器指令执行方法及系统。

本发明的一种适应低延迟或高吞吐要求的协处理器指令执行方法，所述方法包括以下步骤：

S1、协处理器从指令寄存器读取指令；

S2、判断所述指令是否包含一个指令序列在系统存储空间中的起始地址，若否，执行步骤S3，若是，执行步骤S4；

S3、协处理器执行所述指令； 

S4、协处理器通过DMA引擎逐条读入指令序列并依次执行。

作为本发明的进一步改进，所述步骤S1前还包括：主处理器通过APB总线将指令写入指令寄存器。

作为本发明的进一步改进，所述“主处理器通过APB总线将指令写入指令寄存器”前还包括：确认指令的有效标志是否设置，若否，主处理器写入指令后设置有效标志；若是，协处理器停止写入指令。

作为本发明的进一步改进，所述步骤步骤S1后还包括：清除指令的有效标志。

作为本发明的进一步改进，所述步骤S4前还包括：启动DMA引擎。

作为本发明的进一步改进，所述协处理器通过DMA引擎从AHB总线逐条读入指令。

相应地，一种适应低延迟或高吞吐要求的协处理器指令执行系统，所述系统包括：

指令寄存器：用于存储主处理器写入的指令；

DMA引擎：用于协处理器从指令寄存器读取指令；

指令执行单元：用于执行协处理器读取的指令。

作为本发明的进一步改进，所述指令存储器通过APB总线与系统交互。

作为本发明的进一步改进，所述DMA引擎通过AHB总线与系统交互。

本发明的有益效果是：本发明通过判断所述指令是否包含一个指令序列在系统存储空间中的起始地址，从而选择不同的指令执行方式，满足了协处理器适应低延迟或高吞吐的要求。

附图说明

图1为本发明一实施方式中适应低延迟或高吞吐要求的协处理器指令执行方法的流程图。

图2为本发明一实施方式中指令驱动协处理器的任务中断系统的示意图。

图3为本发明一实施方式中指令驱动协处理器的任务中断方法及系统中主处理器的工作流程图。

图4为为本发明一实施方式中指令驱动协处理器的任务中断方法及系统中协处理器的工作流程图。

具体实施方式

以下将结合附图所示的各实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

参图1所示为本发明一实施方式中适应低延迟或高吞吐要求的协处理器指令执行方法的流程图，该方法包括以下步骤：

S1、协处理器从指令寄存器读取指令；

S2、判断所述指令是否包含一个指令序列在系统存储空间中的起始地址，若否，执行步骤S3，若是，执行步骤S4；

S3、协处理器执行所述指令。协处理器执行这条指令，结束后从指令寄存器读取下一条指令； 

S4、协处理器通过DMA引擎逐条读入指令序列并依次执行。启动DMA引擎，协处理器通过DMA引擎从AHB总线逐条读入指令序列，并依次执行指令直至指令序列结束，结束后从指令寄存器读取下一条指令。当然，也可以通过其它方式读入，重点是从系统空间逐条读入指令。

其中，在步骤S1前还包括：