[发明专利]互连线电阻电容的测量结构和方法

说明书

技术领域

[0001] 本发明涉及集成电路制造领域，尤其涉及互连线测试结构及相应测试方法。

背景技术

[0002] 随着集成电路的高速发展，特征尺寸越来越小，晶体管的集成度越来越高，而且连接这些晶体管的互连线也就越来越复杂。由于互连线复杂而引起的RC延迟对电路性能的影响也越来越大，因此互连线中电阻电容等电学参数的测试成为业界关注的重点。

互连线电阻及电容的测试原理通常为：将结构与互连线相似的互连线测试结构制造于集成电路中，再在集成电路制造完成后，通过对互连线测试结构电阻电容的测量，最终得到互连线的电阻电容。

目前业界存在的测试电阻电容的无源测试结构，要么只能对某一层的互连线进行电阻电容的测试，测试多层互连线时需要大量的芯片面积；要么就是测试得到的电容值包含三维效应，使得测试值不准确。本发明提出的测试结构适当共用测试端，并将两个或多个子测试结构放到一个测试结构中，节省了芯片面积，降低了生产成本，消除了测试电容的三维效应。

发明内容

本发明提供一种多层互连线测试结构的层内电阻、层内耦合电容测量方法，以提高电阻电容测量精度并节省一定芯片面积，降低测量成本。

本发明提供的互连线测试结构包括多个子测试结构，所述子测试结构包含由电阻互连线和电容互连线构成的梳状蜿蜒线结构，且某一所述子测试结构连接有独立使用的测试端口，其中电阻互连线和电容互连线分别连接有独立使用的测试端口；其他子测试结构的电阻互连线通过连接及测量开关并联到子电阻测试端，其他子测试结构的电容互连线通过连接并联到测试端口；各子测试结构位于不相邻的金属层。各子测试结构位于不相邻的金属层；除所述各子测试结构所在层的其他金属层上，分别放有平行板结构；且位于所述最下层子测试结构以下的平行板结构共用一个测试端口，位于两层所述子测试结构之间的平行板结构共用一个测试端口，位于所述最上层子测试结构以上的所有平行板结构共用一个测试端口。

本发明提供了采用本发明中互连线测试结构测量互连线电阻的方法，包括步骤：断开开关，在有测试端口的子测试结构的蜿蜒电阻线的上进行直流测试，计算电阻值，所得电阻值作为有测试端口的子测试结构中所述蜿蜒电阻线的电阻值；闭合开关，在有测试端口的子测试结构的蜿蜒电阻线上进行直流测试，计算电阻值，所得电阻值为连接开关的子测试结构的蜿蜒电阻值与有测试端口的子测试结构的蜿蜒电阻值的并联值；通过计算，可得连接开关的子测试机构的蜿蜒电阻线的电阻值。

本发明提供了采用本发明中互连线测试结构测量互连线层内电容的方法，包括步骤：断开开关，在有测试端口的子测试结构的电阻线测试端口施加第一电压；在有测试端口的子测试结构的电容线测试端口施加第二电压，其中第一电压与第二电压的电压值不相等；测量所述子测试结构电阻互连线测试端口和电容互连线测试端口的电容值，作为子测试结构所在层的层内电容值。闭合开关，在有测试端口的子测试结构的电阻线测试端口施加第一电压；在有测试端口的子测试结构的电容线测试端口施加第二电压，其中第一电压与第二电压的电压值不相等；测量电阻互连线测试端口和电容互连线测试端口的电容值，作为有测试端口子测试结构所在层与连接开关的子测试结构所在层的层内电容并联值。最后通过计算，可得连接开关的子测试结构所在层的层内电容值。

采用本发明实施例的一个互连线测试结构就能够实现对两层或多层互连线层内电阻及层内电容的测量，提高测量精度并降低所测电容边缘电容的复杂程度。而现有技术中，若要测量多层互连线层内电阻及电容，并降低边缘电容的复杂程度，则需要很多互连线测试结构，因此与现有技术相比，采用本发明实施例提供的互连线测试结构测量，能够提高电容测试精度并节省芯片面积，降低测量成本。

附图说明

图1为本发明实施例中子测试结构的结构示意图；

图2为本发明实施例中测试结构的结构示意图；

图3为本发明实施例中测试结构的剖面结构示意图；

图4为本发明实施例提出的互连线层内电阻测量方法流程图；

图5为本发明实施例提出的互连线层内电容测量方法流程图。

具体实施方式

针对背景技术提及的问题，本发明实施例提出下述互连线测试结构，以避免在采用现有测试结构测量多层电阻电容时需要大量测试结构，占用大量集成电路面积，提高测量成本的问题。

图1为本发明实施例中子测试结构的结构示意图，图2为本发明实施例中测试结构的结构示意图，图3为本发明实施例中测试结构的剖面结构示意图，结合图1、图2及图3，本发明实施例提出的互连线测试结构包括：