[发明专利]摄像元件以及摄像装置

说明书

技术领域

本发明涉及摄像元件和摄像装置，特别涉及能够避免像素信息量的降低并且提高饱和信号量的摄像元件和摄像装置。

背景技术

近年来，在摄像装置中，正在推进摄像元件的高像素化，并且推进提高包括光电变换元件的像素的有效集成度的技术的开发。

例如，本发明申请人正在进行对采用了倾斜像素排列的结构的固体摄像元件的开发，在该结构中，偶数列的各像素配置成相对于奇数列的各像素在列方向上偏离像素列内的像素之间的间距(pitch)的大约1/2的间距，此外偶数列的各像素配置成相对于奇数行的各像素在行方向上偏离像素行内的像素之间的间距的大约1/2的间距(参照专利文献1)。

在专利文献1所公开的采用了倾斜像素排列的结构的固体摄像元件中，通过在多个像素之间相加像素的信息，从而削减像素信息量，并提高帧频。此外，通过如此在多个像素之间相加像素的信息，从而能够提高各像素能够储存的电荷量(饱和信号量(Qs))。

现有技术文献

专利文献

专利文献1：日本特开2006-211630号公报

但是，在专利文献1所公开的摄像元件中，仅仅摄像元件所具有的全部像素中的一部分像素成为加算对象，并且不输出未成为加算对象的像素的信息，因此像素信息量降低。

发明内容

本发明鉴于这样的状况而完成，其能够避免像素信息量的降低并提高饱和信号量。

本发明的第一方面的摄像元件具备：根据倾斜像素排列而配置了多个像素的像素阵列；对从所述像素阵列的偶数列的像素输出的像素信号进行数字变换的第一变换部件；对从所述像素阵列的奇数列的像素输出的像素信号进行数字变换的第二变换部件；以及对从所述第一变换部件和第二变换部件输出的像素数据进行加算的加算部件，所述第一变换部件和第二变换部件具有包括双稳态多谐振荡器(flip-flop)、第一锁存器电路(latch circuit)以及第二锁存器电路的计数器。

本发明的第二方面的摄像装置具备摄像元件，该摄像元件具有：根据倾斜像素排列而配置了多个像素的像素阵列；对从所述像素阵列的偶数列的像素输出的像素信号进行数字变换的第一变换部件；对从所述像素阵列的奇数列的像素输出的像素信号进行数字变换的第二变换部件；以及对从所述第一变换部件和第二变换部件输出的像素数据进行加算的加算部件，所述第一变换部件和第二变换部件具有包括1个双稳态多谐振荡器和2个锁存器电路的计数器。

在本发明的第一和第二方面中，第一和第二变换部件所具有的计数器包括双稳态多谐振荡器、第一锁存器电路以及第二锁存器电路。

根据本发明的第一和第二方面，能够避免像素信息量的降低并且提高饱和信息量。

附图说明

图1是表示应用了本发明的摄像装置的一个实施方式的结构例的方框图。

图2是表示CMOS传感器的结构例的方框图。

图3A是对像素阵列的像素的配置进行说明的图。图3B是对像素阵列的像素的配置进行说明的图。

图4是表示计数器的结构例的方框图。

图5是表示锁存器电路的结构例的方框图。

图6是表示像素的配置的图。

图7是对像素数据的传送定时进行说明的图。

图8是对像素数据的传送定时进行说明的图。

图9是对像素数据的传送定时进行说明的图。

图10是对像素数据的传送定时进行说明的图。

图11是对像素数据的传送定时进行说明的图。

图12是对像素数据的传送定时进行说明的图。

图13是用于说明在水平传送期间的每2个相位(phase)切换成为加算对象的列的图。

标号说明

11摄像装置，12镜头部，13摄像部，14DSP，15控制部，16镜头控制部，17用户接口，18微处理器，19数据处理部，20数据压缩部，21存储部，22棱镜，23、23R、23G、23B CMOS传感器，24外部介质，25因特网，31像素阵列，32逻辑电路，33行扫描电路，34DAC，35-1和35-2列并列AD转换电路，36-1和36-2列扫描电路，37-1和37-2比较器，38-1和38-2计数器，39-1和39-2传感放大器，41开关，42双稳态多谐振荡器，43电平变换器，44锁存器电路

具体实施方式

以下，参照附图详细说明应用了本发明的具体的实施方式。

图1是表示应用了本发明的摄像装置的一个实施方式的结构例的方框图。