[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经达到纳米级)，因此半导体器件制造过程中对工艺控制的要求较高。

限制金属氧化物半导体(MOS)晶体管尺寸进一步缩小的主要问题是短沟道效应(SCE)，且该现象主要发生在沟道长度小于0.1微米时。器件失效包括但不仅限于DIBL(漏极感应载流子势垒降低，即低的源漏极击穿电压)，亚阈值泄露，和阈值不稳定等。这些问题统称为短沟道效应，主要与界面层的等效氧化层厚度(Equivalent Oxide Thickness，EOT)有关。

因此，随着器件尺寸的进一步缩小，增加载流子迁移率就成了至关重要的一环。现有技术中，通常采用材料硅作为各种半导体器件的衬底，其中沟道区即为硅材料。如果能够将沟道区的材料换成具有更高载流子迁移率的材料，且这种材料又能和硅衬底很好地结合，那么半导体器件的性能将会有大幅度提高。

发明内容

本发明提供一种目的在于提供一种半导体器件及其制造方法，用于改善沟道区载流子迁移率，提高器件的性能。

根据本发明的一个方面，提供一种半导体器件的制造方法，其特征在于，包括以下步骤：

a)提供衬底(100)，在所述衬底(100)之上形成伪栅堆叠和侧墙(230)，在伪栅堆叠的两侧形成源/漏区(110)，并形成覆盖整个半导体器件的停止层(240)以及第一层间介质层(300)；

b)去除所述停止层(240)的一部分以暴露所述伪栅堆叠，继续去除所述伪栅堆叠，暴露沟道区；

c)刻蚀所述沟道区，形成凹槽结构；

d)在凹槽结构中形成新沟道区，与所述衬底(100)的上表面齐平，所述新沟道区从与衬底的交界面开始依次包括缓冲层、Ge层(120)和Si帽层；

e)形成栅极堆叠。

根据本发明的另一个方面，提供一种半导体器件，包括：

衬底(100)，形成有沟道区凹槽，该凹槽中填充了缓冲层、Ge层(120)和Si帽层；

栅极堆叠，形成于Si帽层之上；

侧墙(230)，形成于栅极堆叠两侧；

在所述沟道区凹槽的两侧形成于所述衬底(100)之中的源/漏区(110)。

本发明提供的半导体器件的制造方法及其结构，通过在沟道区外延生长Ge代替传统的Si，提高了载流子的迁移率。如下表所示：

在几种常用的材料中，Ge具有最高的空穴迁移率和较高的电子迁移率，因此采用Ge材料两者的迁移率都会有所提高；载流子迁移率越高，LSIC(Large-Scaled Integrate circuits，大规模集成电路)的工作速度越快。进一步地，由于Ge和Si具有相似的晶格常数，因此Ge可以很容易地集成在Si衬底上。对于NMOS器件，在Ge上原位掺杂硼或者铟；而对于PMOS器件，原位掺杂砷或者磷，能够进一步调节沟道区的应力，且采用原位掺杂的方法能够有效减小采用离子注入方法产生的损伤。另外，对Ge掺杂会形成非常陡峭的掺杂轮廓，从而改进短沟道效应。

因此，沟道区采用Ge代替Si能够有效提高沟道区载流子迁移率，提高器件的整体性能，且该方法在工艺上易于实现。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为根据本发明的一种半导体器件的制造方法的一个具体实施方式的流程示意图；

图2～图13为根据本发明的上述实施方式的半导体器件的制造方法的各个步骤的剖面示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。