[发明专利]摄像装置

说明书

技术领域

本发明涉及摄像装置，该摄像装置具有模数(AD)转换电路。

背景技术

为了更完整地描述本发明所属领域的现有技术，在此将以引证的方式并入在本申请的下文中引用或提及的全部专利、专利申请、专利公开、科学论文等的全部内容。

图7是例示现有技术的用于测量时间量的AD转换电路的部分构造的框图，该AD转换电路被称为时间数字转换器(TDC)型AD转换电路。图7所示的电路包括：环形延迟电路201，其中多个延迟器件NAND0和INV1到INV8连接成环状；锁存器电路202，其保持环形延迟电路201的输出；二值化电路(全编码器(full-encoder)电路)203，其将锁存器电路202中保持的输出二值化；计数器电路204，其对环形延迟电路201的输出中的一个进行计数作为计数时钟；以及存储器电路205，其保持二值化电路203和计数器电路204的输出。

下面将描述AD转换操作。图8是例示图7中示出的现有技术AD转换电路的操作定时的时序图。起始脉冲的逻辑状态StartP从低(L)状态变换到高(H)状态，使得构成环形延迟电路201的延迟器件的逻辑状态按顺序改变。由此，脉冲在环形延迟电路201中循环。在经过预定量的时间之后，锁存器电路202保持(锁存)环形延迟电路201的输出。如图8所示，环形延迟电路201的输出对应于9个状态(状态0到状态8)中的任一个状态。在锁存器电路202中保持(锁存)的环形延迟电路201的输出被二值化电路203全编码(即，并行编码)，使得产生二进制数据(低位计数值)。计数器电路204对延迟电路1NV8的输出进行计数作为计数时钟，并且产生计数值(高位计数值)。低位计数值和高位计数值保持在存储器电路205中，并且作为数字数据输出到后面的电路。

如上所述的AD转换电路可应用于摄像装置。日本特开No.2009-033297公开了将AD转换电路布置在与各个像素列对应设置的列单元中并且将像素输出的信号AD转换的例子。

在使用根据该现有技术的例子的AD转换电路的摄像装置中，当在与一像素被复位时的复位电平相对应的第一像素信号和与该像素的入射光量相对应的第二像素信号之间执行减法(相关双采样(CDS)处理)时，将第一像素信号和第二像素信号保持在列单元中，将像素信号并行地输出到设置在列单元之外的二值化电路和减法(CDS处理)电路，并且获得数字数据。

在上述的现有技术摄像装置中，将描述作为环形延迟电路的输出的低位相位信号(或者锁存器电路的输入信号)具有8状态数据且作为计数器电路的输出的高位计数值具有9比特数据的例子。

当然，随着像素数量的增加，必须在列单元之外高速地发送第一像素信号和第二像素信号。此外，如果不在列单元中进行二值化和减法(CDS处理)，则必须输出总共34个信号，其中包括针对第一像素信号的总共17个信号和针对第二像素信号的总共17个信号，针对第一像素信号的17个信号包括8个低位相位像素信号以及高位计数值的9个比特，针对第二像素信号的17个信号包括8个低位相位像素信号以及高位计数值的9个比特。

如果根据相位(同步)高速地输出34个信号并且执行二值化和减法(CDS处理)，则电路规模变大并且其控制变得复杂。这成为妨碍使用上述构造的摄像装置的加速或像素数量增加的因素。如果能够在列单元内执行二值化和减法(CDS处理)，则简化了相位调整，这是因为当只将12个比特(即，12个数据信号)输出到列之外时可能是合适的。因此，能够进一步提高速度或者增加像素的数量。

发明内容

本发明提供了一种摄像装置，该摄像装置能够在列单元内执行二值化和减法并且简化信号相位调整。