[发明专利]硅化物阻止层刻蚀方法、通孔刻蚀停止层形成方法

说明书

技术领域

本发明涉及半导体制备技术领域，更确切的说，本发明涉及一种用于提高半导体器件性能的硅化物阻止层刻蚀方法、以及采用了该硅化物阻止层刻蚀方法的通孔刻蚀停止层形成方法、以及由此制成的CMOS器件。

背景技术

随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，应力工程在半导体工艺和半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于改进晶体管载流子迁移率的半导体器件上，尤其在一些特殊的芯片类型上，如互补金属氧化物半导体(CMOS，Complementary Metal-Oxide-Semiconductor)器件。

通常，在CMOS器件的复杂制备工艺流程中存在各种各样的应力，由于器件尺寸的逐步缩小，而最终留在器件沟道区中的应力对器件的性能有着较大的影响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子(即电子和空穴)迁移率有着不同的影响作用。例如，在CMOS器件沟道方向上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益。

通孔刻蚀停止层(Contact-Etch-Stop-Layer，即CESL)应力工程，是在通孔刻蚀停止层薄膜沉积过程中，通过调整沉积条件，在薄膜内部加入应力(可以是压应力，也可以是张应力)，该应力传导到CMOS器件沟道中，可以对载流子的迁移率产生影响。例如对于NMOS器件(如图1所示)，当沉积通孔刻蚀停止层ST薄膜时，通过调整沉积条件，在薄膜内部产生压应力，该应力传导到NMOS器件沟道中，对沟道形成张应力，由于沟道方向上的张应力有助于提高NMOS器件的电子迁移率，所以内部保持压应力的通孔刻蚀停止层ST，对提高NMOS器件的电子迁移率有益。

通孔刻蚀停止层ST与CMOS器件沟道的距离，会直接影响到CMOS器件沟道中产生应力的大小。在相同的通孔刻蚀停止层ST沉积条件下，其距离CMOS器件沟道的距离越小，对沟道中产生应力的影响就越大。

由于沟道中的应力会对NMOS和PMOS造成不同的影响，例如，在CMOS器件沟道方向上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益。所以在利用单一通孔刻蚀停止层ST的应力工程改善一种器件(比如NMOS)的性能的同时，总是要降低另一种器件(比如PMOS)的性能。如何在改善一种器件性能的同时，减少对另一种器件负面的影响，是单一通孔刻蚀停止层应力工程中需要考虑的问题。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够提高CMOS半导体器件总体性能的硅化物阻止层刻蚀方法、以及采用了该硅化物阻止层刻蚀方法的通孔刻蚀停止层形成方法。

根据本发明的第一方面，提供了一种硅化物阻止层刻蚀方法，其包括：硅化物阻止层生长步骤，用于在半导体器件表面生长硅化物阻止层；光刻胶涂覆步骤，用于在PMOS半导体器件上的硅化物阻止层上涂覆光刻胶，其中在NMOS半导体器件上的硅化物阻止层上没有涂覆光刻胶；离子注入步骤，在涂覆所述光刻胶之后进行中性元素注入；光刻胶去除步骤，去除所述光刻胶；以及刻蚀步骤，在去除所述光刻胶之后对硅化物阻止层执行刻蚀。

优选地，所述中性元素是锗元素和/或氙元素。

优选地，所述硅化物阻止层刻蚀方法用于65nm以下的刻蚀工艺。

本发明第一方面通过改进硅化物阻止层刻蚀的方法，对CMOS器件的不同导电类型的MOS晶体管形成不同的侧墙形貌修正，使得通孔刻蚀停止层与CMOS器件的不同导电类型的MOS晶体管的沟道之间的距离得以调整，使得能够在改善一种器件(比如NMOS)的性能的同时，降低通孔刻蚀停止层应力对另一种器件(比如PMOS)的负面影响，从而达到提高CMOS半导体器件总体性能的目的。

根据本发明的第二方面，提供了一种采用了根据本发明第一方面所述的硅化物阻止层刻蚀方法的通孔刻蚀停止层形成方法。

由于采用了根据本发明第一方面所述的硅化物阻止层刻蚀方法，因此，本领域技术人员可以理解的是，在根据本发明通孔刻蚀停止层形成方法同样能够中，改进硅化物阻止层的刻蚀方法，形成不同形貌的侧墙修正；在之后进行的通孔刻蚀停止层沉积过程中，由于之前的侧墙形貌不同，所以沉积的通孔刻蚀停止层对器件的影响不同，即侧墙窄的影响大，侧墙宽的影响小。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了利用通孔刻蚀停止层的应力工程提高NMOS器件电子迁移率的示意图。