[发明专利]低噪声四模分频器

说明书

技术领域

本发明涉及一种整数分频电路设计，尤其涉及一种可满足任意分频并达到50%占空比的低噪声四模分频器。

背景技术

在串并转换电路中的频率综合器需要整数分频电路，并需要50%占空比。为实现这种高要求，传统方式采用的是Pusle-Swallow电路（United States Patent 4264863），但这种结构复杂并且无法实现低分频数。为更好地适用于各种串并转换电路，实现分频数目相对较低的分频电路，十分有必要提出一种简单而实用的新型分频装置。

发明内容

鉴于上述现有技术存在的缺陷，本发明的目的是提出一种低噪声四模分频器，以满足在保持50%占空比的条件下任意分频的应用需求。

本发明目的的一种实现方案为：

低噪声四模分频器，基于单模任意数分频器构成，其特征在于：任意数分频器由顺次相连的多个主从触发器构成，所述主从触发器的数量与最大分频数N相对应，N为奇数时主从触发器的数量为(N+1)/2，N为偶数时主从触发器的数量为N/2，奇数分频器中，最后两个主从触发器的输出Q逻辑或非后与第一个主从触发器的输入D相连，且第一个主从触发器的输出Q与第二个主从触发器的输出L逻辑与作为输出；偶数分频器中，最后一个主从触发器的输出Q与第一个主从触发器的输入D相连，且任意主从触发器的输出Q作为输出；所述四模分频器中，每一模分频器具有一个对应自身分频数控制分频的逻辑输入，且各模分频器的逻辑输入中仅有一个为高电平。

进一步地，所述主从触发器包含第一类主从触发器和第二类主从触发器，所述第一类主从触发器中主触发器的时钟输入C与从触发器的时钟输入C逻辑非相连，且主触发器的输出L与从触发器的输入M相连；所述第二类主从触发器基于第一类主从触发器且主触发器的输出                                               单独引出。

更进一步地，任意一模分频器为奇数分频器时，四模分频器包含一个第二类主从触发器，且所述第二类主从触发器排序为第二个主从触发器。

本发明目的的另一种实现方案为：

一种低噪声四模分频器，基于已有的四模分频器构成，其特征在于包括前置二分频器、原四模分频器及同步触发器，其中所述前置二分频器的输出Q连接原四模分频器的输入，且输出回接至自身输入D；所述原四模分频器的输出连至同步触发器的输入D，所述前置二分频器的时钟输入C经一级反相器后与同步触发器的时钟输入C相连。

本发明技术方案的应用，能够利用低成本且较为简单的电路满足各种分频，并达到50%占空比的要求，且切实消除了抖动积累，为串并转换电路的正常运行提供了有效的解决方案。

附图说明

图1是占空比为三分之一和50%的3分频器的电路示意图；

图2是占空比为50%的5分频器的电路示意图；

图3是占空比为50%的6分频器的电路示意图；

图4是占空比为50%的7分频器的电路示意图；

图5是本发明四模5-6-7-8分频器的电路示意图；

图6是本发明第一类主从触发器的结构示意图；

图7是本发明第二类主从触发器的结构示意图；

图8是本发明四模10-12-14-16分频器的电路结构示意图。

具体实施方式

以下便结合实施例附图，对本发明的具体实施方式作进一步的详述，以使本发明技术方案更易于理解、掌握。

本发明顺应整数分频的需求，创新提出了一种低噪声四模分频器，基于单模任意分频器构成，该四模分频器特别之处为包括顺次相连的多个主从触发器，该主从触发器的数量与各模分频器中最大的分频数N相对应，N为奇数时主从触发器的数量为(N+1)/2，N为偶数时主从触发器的数量为N/2。奇数分频器中，最后两个主从触发器的输出Q逻辑或非后与第一个主从触发器的输入D相连，且第一个主从触发器的输出Q与第二个主从触发器的输出L逻辑与作为输出。而偶数分频器中，最后一个主从触发器的输出Q与第一个主从触发器的输入D相连，且任意主从触发器的输出Q都可以作为输出。对于四模分频器，其中每一模分频器具有一个对应自身分频数控制分频的逻辑输入，且各模分频器的逻辑输入中仅有一个为高电平。