[发明专利]三维层叠存储器及其制造方法

说明书

技术领域

本发明涉及半导体存储器件及制造技术，更具体地说，涉及一种三维岑跌存储器及其制造方法。

背景技术

随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非挥发性存储器。

随着半导体器件的高度集成，对应于传统的平面结构的存储器，在沟道尺寸不断变小的过程中遇到越来越严重的技术问题，例如串扰、写入速度慢等，平面结构难以适应20纳米节点后的存储器技术发展的要求。为此，三维存储技术应运而生，也被认为是后20纳米节点的关键技术。

目前，提出了一种三维层叠技术的立体存储器件结构，如图1所示，这种结构采用了多层堆栈沟道的垂直栅(VG，Vertical Gate)结构，多层堆栈沟道110包括一层多晶硅110a、一层氧化硅110b交替堆叠而成，根据具体的设计需要确定多层堆栈的层数，在多层堆栈的侧壁及顶部形成栅堆栈120及其上的栅电极130，栅堆栈120例如ONO(SiO₂-Si₃N₄-SiO₂)的存储结构，这样的结构通过从栅堆栈120的侧向栅控制的侧向垂直沟道完成整个存储串上的信息操作，这种多层堆栈结构的存储器极大的提高了存储密度。

然而问题在于，三维层叠结构的立体存储器一般采用多晶硅材料作为沟道材料，其载流子的迁移率远低于常规硅沟道的迁移率，因此在存储串中的开态电流很小，使得存储单元的信息读出面临困难，特别是高密度的要求使得堆叠层数提高的同时每层多晶硅的厚度减小，这样每个存储单元的沟道宽度减小，进一步减小了沟道开态电流。

发明内容

本发明实施例提供一种三维层叠存储器，增大沟道中的开态电流，提高了三维层叠存储器的性能。

为实现上述目的，本发明实施例提供了如下技术方案：

一种三维层叠存储器，包括：

衬底；

衬底上的多层堆栈沟道，所述多层堆栈沟道包括交替层叠的半导体层和介质层，其中，所述半导体层的宽度大于介质层的宽度；

覆盖所述多层堆栈沟道外表面的栅堆栈；

在所述栅堆栈上的栅电极。

可选地，所述半导体层的侧壁基本为拱形。

可选地，所述半导体层为多晶硅，所述介质层为二氧化硅。

根据本发明的另一方面，还提出了一种三维层叠存储器，包括：

衬底；

衬底上的多层堆栈沟道，所述多层堆栈沟道包括间隔层叠的多层半导体层，所述半导体层的侧壁基本为拱形；

包围所述半导体层外表面的栅堆栈；

包围所述栅堆栈外表面的栅电极。

可选地，所述半导体层为多晶硅，所述介质层为二氧化硅。

根据本发明的又一方面，还提出了一种三维层叠存储器的制造方法，包括：

提供衬底；

在所述衬底上依次形成交替层叠的半导体层和介质层；

图案化所有半导体层和介质层；

选择性对所述介质层进行过刻蚀，以形成半导体层的宽度大于介质层的多层堆栈沟道；

在所述多层堆栈沟道外表面上形成栅堆栈；

在所述栅堆栈外表面上形成栅电极。

可选地，选择性对所述介质层进行过刻蚀的步骤为：选择性部分去除所述介质层，在半导体层间形成通孔，以形成包括间隔层叠的半导体层的多层堆栈沟道。

可选地，在选择性对所述介质层进行过刻蚀之后，形成栅堆栈之前，还包括步骤：

进行热氧化工艺，在半导体层暴露的表面上形成半导体氧化层；

去除半导体氧化层。

可选地，所述半导体层为多晶硅，所述介质层为二氧化硅。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例的三维层叠存储器，多层沟道堆栈中的介质层的宽度小于半导体层的宽度或者去除该介质层，使多层沟道堆栈中的半导体层与栅堆栈的接触面积增大，而不是现有技术中仅为半导体层的侧壁部分与栅堆栈接触，从而增大沟道的有效宽度，增大沟道中的开态电流，提高了三维层叠存储器的性能。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为现有技术中的三维层叠存储器的立体结构示意图；

图2为图1的三维层叠存储器的截面示意图；