[发明专利]具有流水线化列模数转换器的图像传感器

说明书

在先申请引用

本申请要求2010年11月9日申请的美国临时申请No.61/411,711的权益，该临时申请通过引用结合于此。

技术领域

本发明涉及图像感测器件，更具体但非排他地涉及图像传感器的读出电路。

背景技术

图像传感器已变得普遍存在。图像传感器广泛地用在数字静态相机、蜂窝电话、安全相机、医学器件、汽车及其他应用中。用以制造图像传感器(具体而言，互补金属氧化物半导体(“CMOS”)图像传感器(“CIS”))的技术已持续大步前进。现代图像传感器应用提出对更快的处理速度及更佳的图像品质的需求，而同时期望图像传感器的实体大小的小型化。因此，需要开发新架构以改良图像传感器电路的性能以满足这些需求。

改良图像传感器电路的性能的一个选项为改良图像传感器的像素阵列的读出电路。图1A为说明图像传感器100的功能方块图。图像传感器100包括像素阵列110(其包括像素单元111、112、113及114)、控制电路120、读出电路130及功能逻辑140。在每一像素已获取其图像数据或图像电荷之后，经由位线115将图像数据读出至读出电路130。经由列放大器131经由位线115一次一个地读出来自像素单元111、112、113及114的图像数据，且接着将该图像数据传送至取样及转换电路132。由此，图像数据经由读出线141耦合至功能逻辑140。功能逻辑140可仅储存数字图像数据和/或藉由应用后期图像效果(例如，修剪、旋转、去红眼、调整亮度、调整控制或其他操作)来操纵数字图像数据。

图1B为说明读出电路130的更多细节的功能方块图。位线115将像素阵列110内的给定行的像素单元耦合至列放大器131。开关151选择性地将列放大器131耦合至取样电容器152及模数转换器(“ADC”)154。ADC 154的输出耦合至功能逻辑140以储存对应于数字像素信号的数字像素值。在此读出架构中，需要单独的取样及转换周期以读出位线中的每一像素单元。然而，取样及转换周期为串行化的，如图1C中所说明。因为列放大器131及开关151对于每一像素单元行在串行化转换周期期间为闲置的，因此像素阵列110的每一列的总读出速度受到限制。

附图说明

参照以下附图描述本发明的非限制性和非穷举性的实施例，在各附图中，相同的附图标记表示相同部件，除非另外指明。

图1A(现有技术)为说明常规图像传感器的功能方块图；

图1B(现有技术)为说明常规图像传感器的读出电路的细节的功能方块图；

图1C(先前技术)为说明常规图像传感器的读出电路的串行化性质的时序图；

图2为说明根据本发明的实施例的两个四晶体管(4T)像素的像素电路的电路图；

图3A为说明根据本发明的实施例的包括具有流水线化列ADC的读出电路的图像传感器的功能方块图；

图3B为说明根据本发明的实施例的具有流水线化列ADC的读出电路的并行性质的时序图；

图4为说明根据本发明的实施例的具有流水线化列ADC的读出电路的图；

图5为说明根据本发明的实施例的具有流水线化列ADC及改良的抗噪声特征的读出电路的图；以及

图6为说明根据本发明的实施例的读出电路的操作的时序图。

具体实施方式

本文中描述具有经解耦的流水线化斜坡式ADC以改良读出速度的读出电路架构的图像传感器阵列的实施例。在以下描述中，陈述众多具体细节以提供对这些实施例的透彻理解。然而，本领域普通技术人员将认识到，本文中所描述的技术可在无这些具体细节中的一种或多种的情况下加以实践或以其他方法、组件、材料等来加以实践。在其他情况下，不详细展示或描述熟知结构、材料或操作以避免混淆某些方面。

在本说明书通篇中对“一个实施例”的引用表示结合该实施例所描述的特定特征、结构或特性包括于至少一个实施例中。因此，在本说明书全文各处中的“在一个实施例中”或“在实施例中”的出现未必均指同一实施例。此外，可在一个或多个实施例中以任何合适方式组合特定特征、结构或特性。