[发明专利]增加PECVD氮化硅膜层的压缩应力的方法

说明书

本发明专利申请是国际申请号为PCT/US2006/019458，国际申请日为2006年5月18日，进入中国国家阶段的申请号为200680014625.7，名称为“增加PECVD氮化硅膜层的压缩应力的方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种控制半导体装置膜层的压缩应力的方法，特别是一种形成具有高压缩应力膜层的方法。

背景技术

在对一基板进行加工以制作电路或显示器的过程中，通常要将基板曝露于一能将材质沉积于其上或蚀刻其上的材质的受激发制程气体。化学气相沉积(CVD)制程，使用受一高频电压或微波能激发的制程气体，将材质沉积在基板上，其可为一层、一接触孔充填物、或是其他选择性的沉积结构。此沉积层可经蚀刻或采用别的方法加工而在基板上形成主动或被动元件，例如金氧半导体场效电晶体(metal-oxide-semiconductor field effect transistors；MOSFETs)及其他元件。一个MOSFET通常具有一源极(source)区、一漏极(drain)区、以及一介于源极和漏极间的通道(channel)区。在MOSFET元件中，一栅极(gate electrode)形成于上方，并通过一栅介电质与通道隔离，以控制源极和漏极间的传导。

这类元件可以利用如减低供给电压、栅介电质厚度或通道长度等方法而改善其性能。然而，在元件的尺寸和间隙越变越变小的当下，像这样的传统方法面临到装载(mounting)的问题。例如，在通道长度很短的情况下，通过减少通道长度而产生的增加单位面积电晶体数以及饱和电流的好处，会被不受欢迎的载体速度饱和效应(carrier velocity saturation effect)抵销掉。而通过减小栅介电质厚度所带来的类似优势，如：栅极阻滞的降低，则在小型元件上受到局限，这是因为栅极泄漏电流的增多及电荷贯通介电质，因而逐渐损毁电晶体。降低供给电压可使操作功率度下降，但是电晶体的临界电压(threshold voltage)使得上述之下降情形同样受到限制。

在一个相当近期才发展出来而用以增进电晶体效能的方法中，是施加应力于一沉积材质的原子晶格(atomic lattice)，以增进此材质本身或是由一受应力沉积材质施力而产生应变(strain)的上方或下方材质的电子特性。晶格应变(lattice strain)能够提升半导体(例如硅)的载体迁移率，因而提高经掺杂的硅电晶体的饱和电流，进而增进其性能。例如，经由沉积具有压缩(compressive)或拉伸(tensile)应力本质的电晶体组成材质，则局部晶格应变可在电晶体通道区中被引发。例如，用作为蚀刻终止材质及栅极硅化物材质的间隔层的氮化硅材质，可经沉积而作为应力材质，而可在电晶体通道区中引发一应变。而沉积材质所需求的应力型态则视受应力材质的种类而定。例如，CMOS元件制程中，负通道(NMOS)掺杂区覆有一具有正拉伸应力(positive tensile stress)的抗拉材质(tensile stressed material)，而正通道MOS(PMOS)掺杂区覆有一具有负应力值的高度压缩材质(compressive stressed material)。

因此，期望可制作具有预定应力型态的受应力材质，像是拉伸应力或压缩应力；亦可控制沉积材质产生的应力度；更可沉积此类的受应力材质，而能在基板上产生均匀的局部应力或应变；另外亦期望具有一可在基板上的主动或被动元件上面形成受应力材质，而不毁损元件的制程。更进一步期望沉积膜层是高度均匀覆盖(或保形；conformal)，以作为表面形貌(topography)的基础。

发明内容

有许多技术可以单独或合并地使用，以制作具需求特性的受应力膜层。一半导体元件的一膜层的压缩应力，可单独或合并使用一或多种技术而加以控制的。本发明的一第一组实施例是通过将氢加入沉积化学作用中，以提高氮化硅的压缩应力，并降低以高压缩应力氮化硅膜层制作的元件的元件缺陷，而该具高压缩应力的氮化硅膜层是于存有氢气的状态下形成。一氮化硅膜层可包含一初始层，其于无氢气流下形成，作为一氢气流下制成的一高应力氮化物层的底层。根据本发明的一实施例所形成的氮化硅膜层，可具一2.8GPa或更高的压缩应力。

根据本发明的一实施例，用以制作氮化硅的一方法的一实施例包含：配置一含一表面的基板于一制程室中；以及将此位于制程室的表面在一含氢等离子中曝露于一含硅前导物，而将氧化硅沉积于此表面上。