[发明专利]半导体装置及制作外延层的方法

说明书

技术领域

本发明涉及一种半导体装置及其制作方法，尤其是涉及一种具有外延层的半导体装置及其外延层的制作方法。

背景技术

随着半导体朝向微细化尺寸的发展，晶体管的栅极、源极、漏极的尺寸也随着特征尺寸的减小而跟着不断地缩小。但由于材料物理性质的限制，栅极、源极、漏极的尺寸减小会造成晶体管元件中决定电流大小的载流子量减少，进而影响晶体管的效能。因此，提升载流子迁移率以增加MOS晶体管的速度已成为目前半导体技术领域中之一大课题。

在目前已知的技术中，可使用选择性外延成长(selective epitaxial growth，SEG)制作工艺形成应变硅层。例如于栅极形成之后，在源极/漏极预定区域形成一硅锗外延层，其中硅的晶格常数为5.431埃(angstrom，A)，锗的晶格常数为5.646埃，通过硅锗外延层的晶格常数(lattice constant)比硅大，使得硅的带结构(band structure)发生改变，而形成受压挤的应变硅层。应变硅层有助于提供应力于PMOS晶体管的通道区，以改善其载流子迁移率。

此外，由于目前电子产品需同时具有多种不同功能的元件区以符合消费者的多样化需求，且各元件区因规格、特性等需求不同而具有不同的元件图案密度(pattern density)。为降低微负荷效应(micro-loading effect)造成的制作工艺变异性，可根据元件图案密度分别进行相对应区域的半导体制作工艺例如选择性外延成长制作工艺，然而，此作法将增加生产成本及时间。因此，如何克服微负荷效应以相同半导体制作工艺同时完成具有不同图案密度的元件区的元件实为相关技术者所欲改进的课题。

发明内容

本发明的目的之一在于提供一种具有外延层的半导体装置及其外延层的制作方法，以克服元件图案密度造成的微负荷效应(micro-loading effect)引起的制作工艺变异性。

本发明的一较佳实施例提供一种制作外延层的方法，其步骤如下。提供一半导体基底，且半导体基底具有至少一凹槽。进行一第一选择性外延成长(selective epitaxial growth，SEG)制作工艺，在凹槽内形成一第一外延层，其中第一选择性外延成长制作工艺具有一操作压力，且操作压力实质上小于或等于10托耳(torr)。

本发明的一较佳实施例提供一种制作外延层的方法，其步骤如下。提供一半导体基底，且半导体基底具有至少一凹槽。进行一第一选择性外延成长制作工艺，在凹槽内形成一第一外延层，其中第一选择性外延成长制作工艺包括通入一气体，该气体包括二氯硅烷(Dichlorosilane，DCS)、锗烷(GeH₄)以及氯化氢(HCl)等，且二氯硅烷、锗烷以及氯化氢等气体具有一浓度比是(0.5-2.1)∶(1.5-3.3)∶1。

本发明的一较佳实施例提供一种半导体装置，包括一半导体基底以及多个晶体管。半导体基底具有至少一宽疏区域(iso region)或称为开放区域(open region)，以及至少一密集区域(dense region)。多个晶体管分别设置于宽疏区域及密集区域，且各晶体管包括至少一源极/漏极区，其中源极/漏极区均包括一具有一底部厚度以及一侧边厚度的第一外延层，且第一外延层的底部厚度实质上大于或等于第一外延层的侧边厚度。

本发明提供一种低操作压力的选择性外延成长制作工艺以于凹槽内形成底部厚度大于侧边厚度的外延层，并进一步将此低操作压力的选择性外延成长制作工艺运用于半导体基底上具有不同图案密度的多个区域，以同时形成具有底部厚度实质上大于或等于侧边厚度的结构特征的外延层于凹槽中，避免微负荷效应造成的制作工艺变异性，例如避免在宽疏区域的凹槽内形成底部厚度实质上小于侧边厚度的外延层，有助于提升半导体装置电性表现的可靠度。

附图说明

图1至图6绘示了本发明的第一较佳实施例的制作外延层的方法的示意图；

图7至图9绘示了本发明的第二较佳实施例的制作外延层的方法的示意图；

图10绘示了本发明的一较佳实施例的半导体装置的示意图。

主要元件符号说明

10 基底 12凹槽

14 栅极结构 16浅沟槽隔离

18 栅极介电层 20栅极导电层

22 盖层 24第一间隙壁

26 第一外延层 28第二外延层

29 通道区 30源极/漏极掺杂区