[发明专利]金属栅极的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种金属栅极的形成方法。

背景技术

随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。为了避免金属栅极的金属材料对晶体管其他结构的影响，所述金属栅极与高K栅介电层的栅极叠层结构通常采用“后栅(gate last)”工艺制作。

公开号为US2002/0064964A1的美国专利文献公开了一种使用“后栅”工艺形成金属栅极的方法，包括：提供半导体衬底，所述半导体衬底上形成有替代栅结构和位于所述半导体衬底上覆盖所述替代栅结构的层间介质层；以所述替代栅结构作为停止层，对所述层间介质层进行化学机械研磨工艺(CMP)；除去所述替代栅结构后形成沟槽；通过PVD方法向所述沟槽内填充金属，以形成金属栅电极层；用化学机械研磨法研磨金属栅电极层至露出层间介质层，形成金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。

在目前的静态随机存储器(Static Random Access Memory，SRAM)的存储单元中，一个NMOS晶体管的栅极通常和一个PMOS的栅极电连接在一起，请参考图1，为现有技术的SRAM存储单元的电路图，所述SRAM存储单元具有四个NMOS晶体管11、12、13、14和两个PMOS晶体管15、16，其中所述NMOS晶体管11的栅极和PMOS晶体管15的栅极电连接，所述NMOS晶体管12和PMOS晶体管16的栅极电连接。在现有技术中，所述SRAM存储单元中的NMOS晶体管和PMOS晶体管的栅极电连接需要在所述栅极表面形成导电插塞，并利用所述导电插塞与金属互连层相连实现所述NMOS晶体管和PMOS晶体管的栅极电连接。

但是随着SRAM集成度的不断提高，栅极结构越来越小，在所述栅极结构表面形成导电插塞也越来越困难，因此后来提出了将NMOS晶体管和PMOS晶体管共用同一个栅极结构，可以有效地提高SRAM集成度，降低工艺复杂度。请参考图2，为现有技术的SRAM存储单元中NMOS晶体管和PMOS晶体管共用栅极的结构示意图，包括：半导体衬底上具有NMOS晶体管区01和PMOS晶体管区02；所述共用栅极21横跨所述NMOS晶体管区01和PMOS晶体管区02的边界，所述共用栅极21的一部分位于NMOS晶体管区01内，所述共用栅极21的另一部分位于PMOS晶体管区02内；在NMOS晶体管区01内，所述共用栅极21的两侧形成有N型源/漏区22；在PMOS晶体管区02内，所述共用栅极21的两侧形成有P型源/漏区23。

但是随着SRAM集成度越来越高，MOS晶体管的特征尺寸也越来越小，NMOS晶体管和PMOS晶体管的共用栅极也需要采用金属栅极以降低MOS晶体管栅极的寄生电容，提高器件速度。但由于NMOS晶体管和PMOS晶体管的功函数不同，因此NMOS晶体管的金属栅极和PMOS晶体管的金属栅极的材料和工艺都有所不同，需要分别形成，这使得NMOS晶体管和PMOS晶体管的金属栅极很难达到工艺要求。

发明内容

本发明解决的问题是提供一种NMOS晶体管和PMOS晶体管的金属栅极连接在一起的金属栅极的形成方法，使得最终形成的金属栅极能满足工艺要求。

为解决上述问题，本发明技术方案提供了一种金属栅极的形成方法，包括：

提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区；

在所述半导体衬底上形成替代栅结构，所述替代栅结构同时位于所述第一晶体管区和第二晶体管区内；

对第一晶体管区的替代栅结构进行离子注入；

利用四甲基氢氧化铵溶液除去未被离子注入的第二晶体管区的替代栅结构，形成第二沟槽，并在所述第二沟槽内形成第二金属栅极；

除去被离子注入的第一晶体管区的替代栅结构，形成第一沟槽，并在所述第一沟槽内形成第一金属栅极。

可选的，所述离子注入垂直地注入到第一晶体管区的替代栅结构中，使得所述替代栅结构中离子注入的区域和未被离子注入的区域的边界与半导体衬底表面垂直。

可选的，所述离子注入的深度等于或大于所述替代栅结构的厚度。

可选的，所述离子注入的杂质离子为硼、铟、氮、磷、砷、锑、碳、氟、氯、氦、氩其中一种或几种。

可选的，所述替代栅结构和半导体衬底之间形成有栅介质层，所述栅介质层为氧化硅层或高K介质层。