[发明专利]动态组件匹配方法及使用此方法的连续时间Σ-Δ调制器

说明书

技术领域

本发明有关于∑-Δ调制器(Sigma-Delta Modulator)以及动态组件匹配(dynamic element matching，简称DEM)方法，特别有关于使用具有低延迟的DEM的连续时间∑-Δ调制器与DEM方法。 

背景技术

请参考图1，图1为使用DEM的传统连续时间∑-Δ调制器100的示意图。如图1所示，连续时间∑-Δ调制器100包含频率响应模块102、量化器104、DEM模块106、数模转换器(digital-to-analog converter，简称DAC)108、加法器110以及数字低通滤波器(low-pass filter，简称LPF)112。在加法器110的第一输入端接收第一连续时间信号x(t)以作为来源信号，而在加法器110的第二输入端输入第二连续时间信号y(t)用于补偿第一连续时间信号x(t)中可能的错误。由频率响应模块102所产生的连续时间信号q(t)根据输入至量化器104的时钟信号ck由量化器104进行采样。DEM模块106负责将量化器104的数字输出信号的不匹配移动至高频，这样一来，在图1所示的回路(loop)的下一期间，不匹配将会随着噪声一起被低通滤波器112滤除掉。需要注意的是，DEM模块106的输入信号以及输出信号均为数字的，这样一来，DAC 108负责将DEM模块106的数字输出信号转换至模拟反馈信号，即，第二连续时间信号y(t)。请注意，数字低通滤波器112有助于量化器104的输出信号的噪声整形(noise shaping)以及下采样(down sampling)。 

请参考图2，图2为图1所示的来自DAC 108的模拟反馈信号y(t)的过度回路延迟的波形示意图。在时钟信号ck的单一期间里，必须为量化器104以及DEM模块106包留有限的时间槽，这样一来，过度回路延迟则出现在模拟反馈信号y(t)中。 

请参考图3，图3为当图1所示的DAC 108用不归零(non-return-to-zero，NRZ)DAC实施时的波形示意图。请注意，DAC 108的输出信号不为零，如图3 所示，且必须应用于时钟信号ck的整个周期。所以，如果必须为DEM模块106保留时间槽，则会出现相同的过度回路延迟。除此之外，在时钟信号ck的相同周期里，DAC 108的输出信号必须在量化器104的数字输出信号产生时以反馈的方式输出至加法器110，这样一来，为DEM模块106保留的时间槽则不可用了。否则，图3所示的过度回路延迟会明显增加回路阶数(order)且会导致连续时间∑-Δ调制器100的不稳定性。这表明了一个事实就是用不归零DAC来实施DAC 108必须面临连续时间∑-Δ调制器100的回路稳定性与为DEM模块106保留的可用延迟之间的权衡。 

请参考图4，图4为当图1所示的DAC 108用归零(return-to-zero，RZ)DAC实施时的波形示意图。如图4所示，与图3相比，由于DAC 108的输出信号有时为零，则在时钟信号ck的单一周期结束前，DAC 108的所需的持续时间会被切割，这样一来，可用的延迟则为DEM模块106保留。由于传统的∑-Δ调制器使用过采样(over-sampling)，相关的采样频率必须高，这样一来，时钟信号ck的周期才会短，所以，DEM模块106的可用延迟必须尽量短。 

DEM模块106用以平衡DAC 108的DAC单元的使用可能性。请参考图5，图5为DEM模块106怎样在DAC 108的DAC单元之间进行平衡的示意图。请注意，码包含code(1)，code(2)，...，以及code(6)，假设码按顺序输入至DAC 108。每一行多个填充的区域表示在时间t多个比特被填充，这样一来，code(t)＝n表示n比特应该被放入时间t的行。从图5可以看出，每一列对应于特定的DAC单元，在码被输入至DAC 108时，每一DAC单元在码期间仅仅被用了2或3次，因为码中的比特以重排(shuffle)以及统一的方式被填充至DAC单元。结果，DAC单元的长期被使用的可能性将接近彼此相等。如果DEM模块106没有应用于DAC 108，DAC单元之间的不匹配将限制连续时间∑-Δ调制器100的线性，且可表示为什么应该应用DEM模块106用以与DAC 108合作。