[发明专利]简化存储器后仿网表来实现大容量存储器仿真的方法

说明书

技术领域

本发明涉及一种半导体Memory Compiler(存储体编译器软件)设计过程中的存储器仿真方法，特别是涉及一种简化存储器后仿网表来实现大容量存储器仿真的方法。

背景技术

对于一股的SOC(System On a Chip，系统级芯片)设计，片上存储器SRAM、ROM等占到芯片面积的20％左右。这些片上存储器大部分是用Memory Compiler生成的。Memory Compiler可以根据客户需求产生不同大小的Memory cell和他们的model(模型)，其中，Synopsys(软件公司名)model要求包含SRAM的timing(时序)信息，如setup/hold(建立时间/停止时间)、delay(延时)、capacitance(电容)，这些都要通过对产生的SRAM进行仿真得到。仿真必须反映Memory真实的timing信息，采用的仿真网表必须包含由版图抽取的寄生参数信息；另外，产生的timing信息必须覆盖到Memory Compiler能产生的所有大小的Memory。

由于Memory的尺寸越来越大，由物理版图抽取的网表也越来越大。一股的仿真器对于大的网表仿真速度很慢，超过一定的程度就仿真不了，使得能仿真的Memory尺寸受到限制。对于那些大的Memory的timing信息，只好根据小的Memory cell的timing信息进行估算，从而使得synopsys model中的timing信息不够准确，为客户的下一步的设计带来风险。

发明内容

本发明要解决的技术问题是提供一种简化存储器后仿网表来实现大容量存储器仿真的方法，该方法通过产生简化网表来实现大SRAM(存储器)的仿真，解决了Memory Compiler设计过程中大SRAM仿真难的问题，并提高了仿真速度，以及减小了因为估算方法而给客户带来的设计风险。

为解决上述技术问题，本发明的简化存储器后仿网表来实现大容量存储器仿真的方法，包括步骤：

1)制定关键路径(Critical Path，CP)，生成关键路径的网表；

2)在Memory gds上对全局连线进行标注，并从中抽取含全局连线寄生信息的网表；

3)利用含全局连线寄生信息的网表，对关键路径网表进行电容及负载的反标；

4)抽取Memory gds中全局连线的电阻信息；

5)对关键路径网表，进行电阻的反标及∏形网络的处理；

6)将完成的新简化网表用于仿真。

所述步骤1)中，关键路径为利用SRAM Cell(单元，电路模块)中重复利用单元较多的特性，只保留用SRAM Cell这些单元中的最佳单元与最差单元、SRAM中控制结构、以及添加了虚拟负载的简化的电路，如关键路径可由以下部分组成：结构块1，结构块2中离结构块1最近的一个cell和最远的cell，结构块3中最左边和最右边的YDEC+SENSA+IO cell，结构块5四个角的cell；其中，生成关键路径的网表中，将关键路径中的各个结构块的输入输出信号连接好，即全局连线，并在连线上挂上表示负载的虚拟管子，输出成关键路径网表，其中，虚拟管子，包括：电容、MOS管、电阻。

所述步骤4)中，全局连线的电阻信息，包括：gds中全局连线的长度L和宽度信息W。

所述步骤5)的电阻的反标中，根据提取的电阻信息和提供的全局连线对应的金属层的方块电阻RPSQ信息，计算出电阻R＝RPSQ*L/W，反标到关键路径上。

本发明通过制定Memory(存储体)的关键路径，全局连线的负载反标，电阻反标及∏形网络的处理等步骤，在保证仿真精度的前提下，最大程度压缩了网表大小，即生成一个简化了的后仿网表，且该网表比未做简化的网表能减少至少大约50％的时间，从而大大提高仿真的速度，使得大SRAM的仿真成为可能，并降低软件仿真难度。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是本发明的产生简化网表的流程图；

图2是一股的SRAM结构框图，其中，BIT为存储器位单元，XDEC为行译码器，YDEC为列译码器，SENSA为敏感放大器，IO为输入输出单元，Global Control为全局控制器，Predecoder为预译码器。

图3是耦合电容∏形网络处理图。

具体实施方式

本发明的简化存储器后仿网表来实现大容量存储器仿真的方法，其流程图如图1所示，步骤包括：