[发明专利]晶体管及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展，因此，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。为了获得较好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(n-沟道晶体管中的电子，p-沟道晶体管中的空穴)迁移率，就能提高驱动电流。因而应力可以极大地提高晶体管的性能。

应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在PMOS晶体管上形成压应力衬垫层(compressive stress liner)，从而增大了PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来24％的速度提升。

因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，所以在PMOS晶体管的源、漏区形成硅锗(SiGe)，可以引入硅和锗硅之间晶格失配形成的压应力，进一步提高压应力，提高PMOS晶体管的性能。相应地，在NMOS晶体管的源、漏区形成碳硅(CSi)可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提高拉应力，提高NMOS晶体管的性能。

现有技术中，晶体管的形成方法为：

请参考图1，提供半导体衬底100，在所述半导体衬底100内形成浅沟槽隔离区103，形成位于所述半导体衬底100表面栅绝缘层105，形成覆盖所述栅绝缘层105的栅电极层107，在所述半导体衬底100表面形成与位于所述栅绝缘层105、栅电极层107两侧且与其接触的侧墙109；

请参考图2，以所述栅电极层107和侧墙109为掩膜在所述半导体衬底100内形成底部平坦的U形开口111；

请参考图3，在所述开口111内填充满硅锗，形成源/漏区113。

然后现有技术在晶体管的源漏区域形成锗硅的方法形成的应力有限，载流子的迁移率的提高较小，晶体管的性能提高有限。

更多关于晶体管及其形成方法见公开号为“CN101789447A”的申请文件。

发明内容

本发明解决的问题是提供一种提高载流子的迁移率的晶体管及其形成方法。

为解决上述问题，本发明的实施例提供了一种晶体管，包括：

半导体衬底；

位于所述半导体衬底表面的栅极结构；

位于所述栅极结构两侧的半导体衬底内的沟槽，所述沟槽的底部为V形；

位于所述沟槽内的应力层。

可选地，所述沟槽的剖面形状为钻石形。

可选地，所述沟槽的深度为

可选地，所述应力层包括：位于所述沟槽表面的过渡层；位于所述过渡层表面且与所述沟槽的表面齐平的本征层，所述过渡层产生的应力小于所述本征层产生的应力。

可选地，所述过渡层的厚度为

可选地，所述应力层的材料为SiGe或SiC。

可选地，所述过渡层中Ge或C的原子百分比含量为0％-25％；所述本征层中Ge或C的原子百分比含量为20％-45％。

本发明的实施例还提供了一种晶体管的形成方法，包括：

提供半导体衬底；

形成位于所述半导体衬底表面栅极结构；

在所述栅极结构两侧的所述半导体衬底内形成沟槽，所述沟槽的底部为V形；

在所述沟槽内形成应力层。

可选地，所述沟槽的形成步骤包括：采用干法刻蚀工艺刻蚀所述栅极结构两侧的半导体衬底，形成开口，所述开口的侧壁垂直于所述半导体衬底表面；采用湿法刻蚀工艺继续刻蚀所述具有开口的半导体衬底，形成底部为V形的沟槽。

可选地，所述干法刻蚀工艺的参数范围为：压力为5-50mTorr；功率为400-750W；CF₄的气体流量为20-200sccm；HBr的气体流量为50-1000sccm；He的气体流量为200-1000sccm；O₂的气体流量为5-20sccm；温度为40-80℃；偏置电压为100-250V；刻蚀时间为20-80S。

可选地，所述湿法刻蚀工艺采用的化学试剂为碱性。