[发明专利]硅通孔的形成方法

说明书

技术领域

本发明涉及半导体制造领域，具体地，本发明涉及一种硅通孔(Through Silicon Via；TSV)的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小。

三维集成电路是利用先进的晶片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路(IC)。相较于二维结构的集成电路三维集成电路的堆叠技术不仅可使三维集成电路信息号传递路径缩短，更让三维集成电路的运作速度加快，且具低耗电的表现。TSV技术是新一代使堆叠的芯片能够互连的堆叠技术，TSV技术让集成电路中芯片间的信号传递路径更短，因此三维集成电路的运作性能会更加快速，且由于没有堆叠芯片数目的限制，使TSV技术成为目前热门的关键技术之一。

参考图1至图4，示出了现有TSV技术中硅通孔的形成方法。如图1所示，首先在硅衬底101上形成多个MOS管102，形成覆盖所述MOS管102的层间介质层103，形成贯穿所述层间介质层103、底部位于硅衬底101中的通孔104。接着，如图2所示，在所述通孔104的底部和侧壁上、以及层间介质层103上沉积氧化硅材料，形成氧化硅层105。随后，如图3所示，向所述通孔104中填充铜材料，直至填满所述通孔104，并继续在氧化硅层105上沉积铜材料，形成填充于所述通孔104且覆盖所述氧化硅层105的铜层106。最后，如图4所示，通过CMP工艺去除位于层间介质层103上的多余的氧化硅层105、铜层106。

现有技术中，所述氧化硅层105用于使铜层106与硅衬底101绝缘，所述氧化硅层105的厚度在1000～2000的范围内。在利用次常压化学气相沉积(Sub-Atmospheric Chemical Vapor，SACVD)方法沉积氧化硅层105时，沉积在通孔104两侧层间介质层103上多余的氧化硅层105厚度达4000～6000导致通过CMP工艺去除氧化硅层105所需的时间较长。在通过CMP工艺去除多余的铜层106和氧化硅层105时，由于CMP对氧化硅层105的去除速率大于对铜层106的去除速率，因此，当位于层间介质层103上的氧化硅层105通过CMP工艺完全去除后，铜层106的表面仍高于层间介质层103的表面，从而形成了凸起，影响了所形成的硅通孔的性能。

在公开号为CN101924096A的中国专利申请中可以发现更多关于现有的硅通孔的形成方法。

发明内容

本发明解决的问题是提供一种硅通孔的形成方法，改善所形成的硅通孔的性能。

为解决上述问题，本发明提供了一种硅通孔的形成方法，包括：提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间介质层、且底部位于硅衬底中的通孔；形成覆盖所述通孔底部、侧壁及层间介质层的停止层；向所述通孔填充保护层，所述保护层填满通孔；平坦化所述覆盖层间介质层的停止层，直至剩余部分停止层；去除所述通孔中的保护层；向所述通孔中填充导电材料，通过CMP去除所述剩余部分停止层及剩余部分停止层中的导电材料，直至露出层间介质层。

可选的，所述停止层的材质为氧化硅。

可选的，所述停止层通过次常压化学气相沉积的方法形成。

可选的，覆盖所述通孔侧壁的停止层的厚度在1000～2000的范围内。

可选的，所述覆盖层间介质层的停止层采用含有氧化硅的研磨剂平坦化。

可选的，所述剩余部分停止层的厚度在300～600范围内。

可选的，所述停止层依次包括覆盖所述通孔底部、侧壁及层间介质层的阻挡层和覆盖所述阻挡层的绝缘层。

可选的，所述阻挡层的厚度在200～400范围内。

可选的，所述阻挡层的材质为氮化钛或氮化钽。

可选的，所述绝缘层的材质为氧化硅。

可选的，所述绝缘层通过次常压化学气相沉积的方法形成。

可选的，覆盖所述通孔侧壁阻挡层的绝缘层的厚度在1000～2000的范围内。

可选的，所述平坦化覆盖层间介质层的停止层包括平坦化覆盖阻挡层的绝缘层，所述绝缘层采用含有氧化硅的研磨剂平坦化。

可选的，所述保护层的材质为光刻胶或BARC。

可选的，所述保护层采用灰化工艺去除。

可选的，所述导电材料的材质为铜或钨。

与现有技术相比，本发明具有以下优点：