[发明专利]高密度嵌入式电容器及其制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，更具体地说，涉及一种高密度嵌入式电容器及其制作方法。

背景技术

随着各种功能电路集成度的迅速提高以及对功能模块和元器件小型化的需要，集成无源技术成为一种取代分立无源器件以达到器件小型化的解决方案。在各种典型电路中，80％的组件为无源器件，它们占去了印刷电路板上的近50％的面积。在系统级封装(System-in-Package，简称SiP，或System-on-Package，简称SOP)技术中，可采用集成无源技术将不同的无源器件或者无源模块埋入或集成在基板上，可大大减小基板的面积，成为实现有效系统集成的方法之一。而电容器作为基板上最常见也是分布最多的元器件，使电容器的集成技术成为集成无源技术的关键技术。

随着系统级封装技术的发展，电子系统的工作频率越来越高，大量的SMD(surface mounted devices)电容不仅严重影响了电子系统的小型化，而且越来越不能满足电子系统的高频滤波退耦的要求，因此逐渐发展处嵌入式电容技术。嵌入式电容器因无需由线路引出，较传统的SMD电容器具有更小的寄生电阻和电感，可更广泛的应用于高频高密的电子系统中。

在实际应用中，由于电容器固有的寄生电感和电阻，任何一种电容器都难以做到从低频到高频的全频段退耦。一般来说，电容器的容值越大，退耦效果就越好，但是体积也会越大，产生的寄生电感好电阻也越大，对高频的退耦效果就越差；反之，电容器容值越小，体积就越小，寄生电感和电阻就越小，因此可用于高频，但由于容值小，退耦效果就差。因此，若要使电容器对低频和高频的退耦效果都较好，就要制作一种体积小，但容值较大的电容器，这就要求电容器的电容密度要大。

现有技术中的三维电容器增加电容密度的方式主要基于金属-绝缘层-金属(MIM)结构及多层堆叠的MIMIMI...M结构，尤其是应用于硅基上的埋入电容，但是这种电容器的电容密度典型值为0.7～0.9nF/cm²，是低值应用的理想选择，但由于其电容密度小这一局限性，很难满足射频下退耦1nF～100nF电容量的要求，即很难满足高频退耦的要求。因此，急需研究出一种电容密度大的电容器，使其能够同时满足低频退耦和高频退耦的要求。

发明内容

本发明实施例提供了一种高密度嵌入式电容器及其制作方法，提高了电容器的电容密度，使该电容器对高频退耦和低频退耦的效果均良好，能够同时满足低频退耦和高频退耦的要求。

为实现上述目的，本发明实施例提供了如下技术方案：

一种高密度嵌入式电容器制作方法，包括：

提供基底，所述基底包括本体层和位于所述本体层表面上的刻蚀阻挡层；

在所述刻蚀阻挡层表面内形成多个沟槽图形；

以具有所述沟槽图形的刻蚀阻挡层为掩膜，在所述本体层表面内形成多个沟槽，所述沟槽垂直度良好且具有高深宽比；

去除相邻沟槽之间的刻蚀阻挡层材料，以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形；

以具有所述掺杂区图形的刻蚀阻挡层为掩膜，对所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区，以在所述本体层与所述掺杂区接触区域形成三维PN结；

保留紧邻所述掺杂区边缘的部分刻蚀阻挡层材料，去除所述掺杂区两侧或四周的部分刻蚀阻挡层材料，暴露出部分本体层材料，作为该电容器的第一电极区；

在所述本体层表面上形成第一金属层，所述第一金属层与所述掺杂区材料及所述第一金属层与所述本体层材料间均形成欧姆接触，所述第一金属层覆盖所述第一电极区以及所述沟槽的底部、侧壁以及相邻沟槽间的掺杂区材料；

去除部分第一金属层材料，形成该电容器的第一电极和第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极位于所述掺杂区的两侧或四周，所述第二电极位于所述掺杂区表面上，其中，去除的部分第一金属层材料位于紧邻所述掺杂区边缘的部分刻蚀阻挡层表面上。

优选的，形成第一电极和第二电极之后还包括，在所述第一电极和第二电极表面上形成第二金属层，以引出所述第一电极和第二电极。

优选的，所述沟槽的深宽比在1∶1-10∶1之间。

优选的，所述沟槽的深度在2μm-100μm之间。

优选的，所述相邻沟槽间的本体层材料的厚度大于所述掺杂区的厚度的2倍，且小于20μm。

优选的，所述掺杂区的厚度在0.1μm-3μm之间。