[发明专利]一种时钟相位对齐调整电路

说明书

技术领域

本发明涉及集成电路，尤其涉及一种时钟相位对齐调整电路。

背景技术

由于系统整合并植入芯片的需求增加，使其所需的各种配合IP(网络协 议)也都集成到了芯片内部，以目前的集成电路系统来说，DDRX(双倍速率 同步动态随机存储器)记忆体控制电路，MIPS(每秒处理的百万级的机器语 言指令数)所需要的OCP、AXI等总线协议均由各自的锁相环来产生需要的 时钟信号，而这些时钟信号不论工作于何种频率下，相对于CPU时钟信号的 上升沿的相位，都有极小相位差的严格要求，即CPU时钟信号的上升沿需要 与这些IP的上升沿同步且相位差极小。

然而，若由数个锁相环来产生各种IP的时钟脉冲，则这种极小相位差的 规格将无法实现；这是由于不同的锁相环具有不同的动态特性，如延迟、频 宽、相位及抖动所造成的。若由同一个锁相环来提供所有IP的时钟信号，则 在共有的VCO(压控振荡器)产生最高频的时钟信号后，因经过不同路径及 不同除法器或不同应用的数字电路，有时再因不同路径上的寄生电路，寄生 电容的延迟，很难保证各时钟信号与CPU时钟信号上升沿的完全同步。

现有技术中锁相环及各相关时钟信号的产生电路可如图1所示，锁相环1 (PLL)包括依次串联的输入分频器11(Input Divider)、相位侦测器12(PFD)、 充电泵13(Charge Pump)、压控振荡器14(VCO)和电位转换器15(Level  Shift)，还包括连接在充电泵13和压控振荡器14之间的低通滤波器16(LPF) 以及连接在电位转换器15的输出端和相位检测器12的输入端之间的反馈分 频器17(Feedback Divider)，其中：

输入分频器11用于对外围输入的时钟信号INCLK进行降频处理，从而 降低输入相位检测器12的参考时钟信号的频率，同时可用于决定锁相环1输 出频率的解析度；

反馈分频器17用于提高压控振荡器14的频率；

相位侦测器12用于将输入分频器11输出的参考时钟信号和反馈分频器 17输出的反馈时钟信号进行比较，并将比较后的结果输出到充电泵13，如果 参考时钟信号的相位领先于反馈时钟信号，则充电泵13产生输出电流至低通 滤波器16，对其充电；如果参考时钟信号的相位落后于反馈时钟信号，则由 低通滤波器16对充电泵13放电，当参考时钟信号与反馈时钟信号的相位一 致时，则低通滤波器16保持在Tri_state(三态)状态，将低通滤波器16的电 压输入至压控振荡器14中即可产生设定的频率；

压控振荡器14将输出的时钟信号VCOCLK经电位转换器15接到各个输 出分频器2(Output Divider)，即可得到各IP，如DDR、CPU、OCP等所需 的时钟信号CLK_DDR、CLK_CPU、CLK_OCP等。

由于使用具有不同分频系数的输出分频器2去配合各IP所需的频率，将 使压控振荡器14所产生的时钟信号在每一路径上所经过的数字电路及路径长 短均不相同，从而使每一个时钟信号均有不同的相位延迟。例如，某一分频 器的分频系数组合用在输出分频器2时，可能使用于CPU的输出分频器2的 分频系数为3，用于OCP的输出分频器2的分频系数为2，用于DDR的输出 分频器2的分频系数为4，这种情况下，各输出分频器2输出的时钟信号可由 图2表示，由图可知，这些时钟信号的上升沿从一开始就没有对齐。

从实际电路测试结果分析看来，上述电路工作时，对锁相环1的数字电 路复位后开始工作，测试3000次会有一次时钟信号上升沿不对齐的情况，其 原因分析如下：

如图3所示，锁相环1刚上电时，压控振荡器14将输出的时钟信号 VCOCLK的波形没有完全震荡起来，不规则波形由电位转换器15放大后有可 能产生毛刺；如果某些输出分频器2没有识别到这个毛刺是有效脉冲，就会 导致输出分频器2输出的时钟信号上升沿不对齐。例如图4所示，输出时钟 信号CLK_CPU、CLK_OCP的输出分频器2都识别到了这个毛刺为有效脉冲， 而输出时钟信号CLK_DDR的输出分频器2却没有识别出，那么，即使输出 分频器2的分频系数相同，而且开始也是对齐的，后续的时钟信号也不会对 齐。由此可见，上述情况也是导致时钟信号上升沿没有对齐的原因之一。