[发明专利]形成栅极导体结构的方法

说明书

技术领域

本发明涉及半导体工艺技术领域，特别是涉及一种形成栅极导体结构的方法，而能具有较佳的线边粗糙度(line edge roughness，LER)以及较低的阻挡预算(resist budget)。

背景技术

已经知道，光刻工艺技术决定了集成电路装置所能达到的最小尺寸。简单来说，光刻工艺是有关于图案影像移转的过程，通常利用对紫外线光敏的光致抗蚀剂当作媒介。紫外光通过光掩模，然后照射到光致抗蚀剂，而形成集成电路中的装置图案。目前，光刻工艺技术的瓶颈在于微细图案的转印能力，例如接触洞、沟槽、多晶硅线路或栅极导体结构等。

过去受限于解析能力及精确度的不足，如投射式光刻技术或极深紫外光光刻技术等光刻工艺，常常不能持续稳定地制造出具有最小尺寸的微细装置图案。其中，解析能力可能受到许多因素影响，例如光源波长、光的绕射现象、透镜像差、光致抗蚀剂机械稳定度、污染物、光致抗蚀剂光学特性、光致抗蚀剂对比度、光致抗蚀剂膨胀现象、光致抗蚀剂热流动性等等。因此，前述的接触洞、沟槽或栅极导体结构能被做到多小就决定了集成电路的关键尺寸。

另一个工艺上的困难在于越来越细的栅极导体结构会造成在光刻工艺中产生的光致抗蚀剂侵蚀问题、图案崩塌和不易控制的线边粗糙度问题。过去，为了在基材上蚀刻出极细的栅极导体结构，必须用很厚的光致抗蚀剂(高阻挡预算)，同时要搭配单一硬掩模。但是，过去的作法却容易造成硬掩模上端边缘的严重圆角现象，这样将影响到栅极导体结构的完整性并且造成更糟的线边粗糙度问题

发明内容

本发明的目的在提供出一种改良的形成微细半导体结构的方法，例如形成栅极导体结构的方法，其具有较佳的线边粗糙度控制能力以及较低的阻挡预算，而能解决先前技艺的不足与缺陷。

根据本发明的优选实施例，本发明提供一种形成栅极导体结构的方法，其特征在于包含有：提供基材，其上设置有栅极层，栅极层包含有第一层和位于第一层上的第二层；于栅极层上形成多层硬掩模，其中多层硬掩模包含有第一硬掩模层、位于第一硬掩模层上的第二硬掩模层，以及位于第二硬掩模层上的第三硬掩模层；于多层硬掩模上形成光致抗蚀剂图案；进行第一蚀刻工艺，以光致抗蚀剂图案当作第一蚀刻抵挡层，蚀刻第三硬掩模层，而形成图案化第三硬掩模层；进行第二蚀刻工艺，以图案化第三硬掩模层当作第二蚀刻抵挡层，蚀刻第二硬掩模层及第一硬掩模层，形成图案化第一硬掩模层；以及进行第三蚀刻工艺，以图案化第一硬掩模层当作第三蚀刻抵挡层，蚀刻栅极层的第二层，形成图案化第二层。

为让以上提到的目的、特征及优点能更容易被了解，下面特别写出优选实施方式，并配合附图，详细说明如下。然而下面的优选实施方式和附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1到图6是根据本发明优选实施例于半导体基材上制作栅极导体结构的方法示意图。

其中，附图标记说明如下：

具体实施方式

虽然本发明以优选实施例揭露如下，然其并非用来限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要求书所界定的为标准，为了不使本发明的精神晦涩难懂，部分公知结构与工艺步骤的细节将不在此揭露。

同样地，图示所表示为优选实施例中的装置示意图但并非用来限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分组件的尺寸可能放大呈现在图中。再者，多个优选实施例中所揭示相同的组件者，将标示相同或相似的符号以使说明更容易且清晰。

图1到图6是用三层硬掩模结构当作范例，于半导体基材上制作栅极导体结构的方法示意图。首先，参考图1所示，提供半导体基材10，其中，半导体基材10可以是含有半导体材料的任何构造，例如，半导体晶片或化合物半导体等等，但不限于此。

接着，在半导体基材10的主表面上形成栅极层20。根据本发明的优选实施例，栅极层20可以包含单层、双层或多层结构，其组成可以是，例如多晶硅、钨、氮化钨、钛、氮化钛或以上组合。但是，熟习本技术的人员能了解其它金属或合金也可以使用。举例来说，在本优选实施例中，栅极层20可包含多晶硅层12和设置于多晶硅层12上由钨/氮化钨构成的双层结构14。