[发明专利]应变硅通道半导体结构及其制作方法

说明书

技术领域

本发明涉及一种应变硅通道半导体结构及其制作方法，特别是涉及一种具有较佳载流子迁移率的应变硅通道半导体结构及其制作方法。

背景技术

随着现今半导体元件朝向微型化的尺寸发展，晶体管中栅极、源极、漏极的尺寸也随着特征尺寸的减小而跟着不断地缩小。但由于材料先天物理性质的限制，栅极、源极、漏极的尺寸减小会造成晶体管元件中决定电流大小的载流子量减少，进而影响晶体管的效能。因此，提升载流子迁移率以增加晶体管的速度已成为目前半导体技术领域中的一大课题。

为了增加载流子迁移率，目前现有的技术手段之一为形成应变硅通道。应变硅通道技术可在不改变栅极宽度的情况下增加电子团和空穴团的迁移率，进而改进其晶体管的运作速度。此作法不须增加电路制造或设计的复杂度即可改善半导体元件的效能，故为业界广为采用。

在目前实作中，形成应变硅通道的方法之一即为使用选择性外延成长(selective epitaxial growth，SEG)技术于一基底形成一晶格排列与基底相同的外延层来作为应力源。该些外延材会具有与硅基底不同的晶格常数，故会对邻近硅通道的晶格造成应力，进而产生应变硅通道，达成迁移率提升的效果。

举例言之，对以空穴(h+)作为通道载流子的PMOS晶体管而言，其硅基底上的源极/漏极区域可以形成一硅锗(SiGe)外延层。由于硅锗外延的晶格常数本质上比硅还大，故该硅锗外延层会对邻近通道的晶格造成应力，进而形成一压缩性的应变通道(compressive strained channel)。该压缩性应变通道的能带结构有利于空穴的迁移，故可增加PMOS元件作动的速度。

同样地，对以电子(e-)作为载流子的NMOS晶体管而言，其硅基底上的源极/漏极区域可以形成一碳化硅(SiC)外延层。由于碳化硅外延的晶格常数本质上比硅还小，故该碳化硅外延层会对邻近通道的晶格造成应力，进而形成一伸张性的应变通道(tensile strained channel)。该伸张性应变通道的能带结构有利于电子的迁移，故可增加NMOS元件作动的速度。

现在请参照图1，其为先前技术中一使用应变硅通道技术的CMOS晶体管结构的截面示意图。如图所示，一般的CMOS晶体管结构100中会具有一PMOS区域102与一NMOS区域104，其间以一浅沟槽隔离结构(STI)105来分隔。该PMOS区域102与NMOS区域104中除了会具有一般现有的栅极106、源极/漏极区域(未示出)、间隙壁108等结构外，其源极/漏极区域中还会另外形成有凹槽110，以供对应的应力材(如SiGe或SiC)填入形成外延层112。形成在凹槽110中的外延层112会对PMOS区域102与NMOS区域104中源极/漏极间的硅通道区域114分别施加不同态样的应力，因而形成应变硅通道，达成迁移率提升的效果。

目前业界仍在致力于研究如何去提升半导体元件中的载流子迁移率以及其电性表现，以因应未来半导体元件尺寸越来越小的趋势。对此，就现有以应变硅通道为基础的半导体技术而言，如何改良其结构以进一步提升其电性表现是为相关领域的技术人士今后研究的重要课题。

发明内容

为了进一步提升应变硅通道半导体结构的效能表现，本发明提出了一种改良的应变硅通道半导体结构及其制作方法，以此方法所制作出的应变硅通道半导体结构由于其作为应力源的外延层较接近硅通道区域之故，其会具有较佳的载流子迁移率

本发明的目的之一在于提供一种应变硅通道半导体结构，该应变硅通道半导体结构包含一具有一上表面的基底、一设于该上表面的栅极结构、至少一形成于该栅极结构侧边基底中的凹槽，其中该凹槽具有至少一侧壁，该侧壁更具有一上侧壁面与一下侧壁面向该栅极结构方向凹入且该上侧壁面与水平面呈一介于54.5°～90°之间的夹角、以及一外延层填满该凹槽作为应力源。

本发明的另一目的在于一种制作应变硅通道半导体结构的方法，其步骤包含提供一基底、在该基底上形成至少一栅极结构、进行一蚀刻制作工艺以于该栅极结构侧边的该基底中形成至少一凹槽、进行一温度介于700℃～1000℃的预烤制作工艺、以及进行一外延成长制作工艺以于该凹槽内形成外延层作为应力源。

无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，俾使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：