[发明专利]用于单图案化间隔件技术的RC提取

权利要求书

1.一种方法，包括：

利用布局布线电子设计自动化(EDA)工具执行布局布线操作，以形成将被用于形成半导体器件的电路图案的光掩模的最初布局，所述布局布线操作通过多个单图案化间隔件技术(SPST)布线规则规范；

利用所述布局布线EDA工具中的RC提取工具模拟虚拟导电填充图案，以预测将要被添加至所述光掩模的所述最初布局中的虚拟导电填充图案的位置和尺寸；以及

在所述布局布线EDA工具中执行所述电路图案的RC时序分析，基于所述最初布局和所述模拟的虚拟导电填充图案，执行所述RC时序分析。

2.根据权利要求1所述的方法，其中所述SPST布线规则使得第一路径和第二路径交替布置，并且沿着所述第一路径和所述第二路径相应地布置第一图案和第二图案，以便所述第一图案包括在所述光掩模中，所述第二图案被排除在所述光掩模之外，但被限定在间隔件之间，形成的所述间隔件与利用所述光掩模的所述第一图案形成的所述电路图案相邻，其中所述SPST布线规则将所述第一图案之间的端对端间距限制为：

所述间隔件宽度的两倍，或

大于或等于两倍的所述间隔件宽度加上虚拟导电填充图案的最小允许长度的总和。

3.根据权利要求2所述的方法，其中所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直于所述第一图案之一延伸并与其邻接，用于形成垂直间隔件以限定所述第二图案之一的端部，沿着与所述第一图案之一平行的方向测量所述最小长度，其中所述SPST布线规则将所述第二图案之间的端对端间距限制为：

两倍的所述间隔件宽度加上所述垂直虚拟导电图案的最小长度的总和，或

大于或等于四倍的所述间隔件宽度加上两倍的所述垂直虚拟导电图案最小长度再加上虚拟导电填充图案的最小允许长度的总和，其中所述SPST布线规则将所述第二图案之一的端部和所述第一图案之一中的转弯部分之间的端点对转弯部分间距限制为：

间隔件的宽度，或

大于或等于三倍的间隔件宽度加上垂直虚拟导电图案的最小长度再加上虚拟导电填充图案的最小允许长度的总和。

4.根据权利要求2所述的方法，其中所述方法进一步包括：向包括第一数据的所述RC提取工具输入蚀刻表，所述第一数据用于模拟两个所述第二图案的纵向位置之间的所述第一图案之一的第一部分的第一边缘偏移；以及输入用于设置两个所述第二图案的纵向位置之间的所述第一图案之一的第二部分的设计规则，其中所述第一数据和所述第二数据互不相同，其中所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直所述第一图案之一并与其邻接，用于形成垂直间隔件，以限定所述第二图案之一的端部；以及

所述垂直虚拟导电图案的宽度以所述间隔件的宽度为基础，其中所述垂直虚拟导电图案的宽度是所述间隔件宽度的一半。

5.根据权利要求2所述的方法，进一步包括：

将所述虚拟导电填充图案插入在所述最初布局中；并且然后

根据其中插入有所述虚拟导电图案的所述布局形成所述光掩模，进一步包括：

利用所述光掩模的所述第一图案，在半导体衬底上形成所述电路图案；

形成与所述第一图案邻接的间隔件，以便限定所述间隔件之间的区；以及

向所述间隔件之间所限定的区填充导电材料，以形成所述第二图案。

6.一种系统，包括：

有形机器可读存储介质，所述有形机器可读存储介质用于存储布局布线电子设计自动化(EDA)工具中产生的数据，所述数据表示将被用于形成半导体器件的电路图案的光掩模的最初布局，所述最初布局由多个单图案化间隔件技术(SPST)布线规则规范；

所述布局布线EDA工具中的RC提取工具被设置成：

通过预测将被添加至所述光掩模的所述最初布局中的虚拟导电填充图案的位置和尺寸模拟所述虚拟导电填充图案；以及

执行所述电路图案的RC时序分析，基于所述最初布局和所述模拟的虚拟导电填充图案执行所述RC时序分析。