[发明专利]一种准确测量窄脉冲调制参数的方法有效

专利信息
申请号: 201110321512.4 申请日: 2011-10-21
公开(公告)号: CN102508045A 公开(公告)日: 2012-06-20
发明(设计)人: 李金山;徐达旺;宁泽洪;董占勇 申请(专利权)人: 中国电子科技集团公司第四十一研究所
主分类号: G01R29/06 分类号: G01R29/06;G01R29/02
代理公司: 北京捷诚信通专利事务所(普通合伙) 11221 代理人: 董琪
地址: 266555 山东*** 国省代码: 山东;37
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摘要:
搜索关键词: 一种 准确 测量 脉冲调制 参数 方法
【说明书】:

技术领域

发明涉及窄脉冲调制信号的测量,具体说是一种准确测量窄脉冲调制参数的方法。

背景技术

脉冲调制可广泛应用于雷达和通信领域,对于窄脉冲调制信号的测量,主要有以下两种方法:

1、频谱分析测量方法:采用宽带频谱仪,可实现窄脉冲调制信号的测量。通过对脉冲调制信号的频谱分析,可以得到脉冲调制信号的脉冲宽度、脉冲周期和脉冲幅度等信息。

采用频谱分析测量方法,其优点是动态范围较宽,但是缺点是只能测量窄脉冲调制信号的脉冲宽度、脉冲周期和脉冲幅度的信息,而无法测量脉冲的上升时间、下降时间等时间参数。而频谱测量无法对非周期的脉冲调制信号进行测试。因此该方法并不能很好的满足测量要求。

2、宽带检波器+宽带示波器测量方法:脉冲调制信号经过宽带检波器后,检波输出脉冲包络信号,用宽带示波器对检波输出的脉冲包络信号进行实时采集和显示,用户可从示波器屏幕上获得脉冲信号的时间参数和幅度参数。

采用宽带检波器+宽带示波器测量方法,可通过示波器获得脉冲包络的参数。但是由于受示波器灵敏度的限制,其测量动态范围小、灵敏度差;并且由于脉冲信号经过检波器后再由示波器测量,其测量的一致性较差;该测量方法无法对检波器进行线性、频响和温度响应的补偿,其功率参数测量的准确度较差。

发明内容

针对现有技术中存在的缺陷,本发明的目的在于提供一种准确测量窄脉冲调制参数的方法,所要解决的技术问题包括:

1、宽带、大动态范围二极管检波电路和宽带通道电路的设计;

2、窄脉冲展宽电路和高速触发电路的设计;

3、高速ADC(模数转换)数据的处理,二极管检波器线性、频响和温度响应的补偿,以及随机取样电路的设计。

为达到以上目的,本发明采取的技术方案是:

一种准确测量窄脉冲调制参数的方法,其特征在于:

窄脉冲调制信号RF首先经过双二极管检波器进行检波,输出正、负两路的脉冲包络信号,

检波器输出的两路脉冲包络信号送至宽带对数放大器进行对数放大;

对数放大器输出的信号经过通道运放单元线性调整后,将脉冲的动态范围调整至高速ADC模块的A/D输入端工作范围之内,

通道运放单元输出的信号分为两路,其中一路送入带宽控制单元,另一路通道运放单元输出的信号送至高速触发电路,

窄脉冲调制信号经过带宽调整以后,送至高精度的高速ADC模块进行模数转换,高速ADC模块根据高速触发电路产生的脉冲信号触发A/D转换,

经过高速ADC模块模数转换后得到的有效ADC数据送至FPGA,有效ADC数据由高速触发电路产生的触发信号控制,存储于FPGA的内部存储区;

DSP单元从FPGA的内部存储区中将有效ADC数据读出,在DSP单元内部完成数据处理,并将运算结果储存于大容量RAM内。

在上述技术方案的基础上,所述带宽控制单元为一组可调低通滤波器,用于控制通道带宽的选择。

在上述技术方案的基础上,所述带宽控制单元包括三个可调低通滤波器,三个可调低通滤波器的带宽分别为5MHz、15MHz和30MHz。

在上述技术方案的基础上,所述高速触发电路为一高速比较器,高速比较器对脉冲包络进行高速比较,更具体的说是对脉冲包络信号中的脉冲检波包络进行高速比较整形,产生与被测窄脉冲同步的触发信号和与被测脉冲包络信号在时间上严格同步的脉冲信号,该触发信号的作用是触发有效ADC数据的存储,该脉冲信号的作用是用来准确触发高速ADC模块的A/D转换。

在上述技术方案的基础上,所述高速比较器型号为AD96687。

在上述技术方案的基础上,所述高精度的高速ADC模块选用型号为AD6645的14位、100M/s采样率的A/D转换器,A/D数据转换持续进行。

在上述技术方案的基础上,所述FPGA选用型号为EP3C55F484的FPGA芯片;高速触发电路产生的触发信号控制有效ADC数据的存储,FPGA芯片根据FPGA内部计数器的设置,将计数器时间内的ADC数据存储于FPGA的内部存储器。

在上述技术方案的基础上,所述DSP单元选用型号为TMS320C6713的DSP芯片,所述大容量RAM选用型号为MT48LC16M16的RAM芯片;DSP单元根据触发信号上升沿的相对位置和FPGA内部计数器的设置,等待一个计数周期结束后,从FPGA内部存储器读取有效ADC数据,并在DSP内部进行计算和处理。

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